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《数字系统设计》试题

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《 数字系统设计 》试卷含答案

《 数字系统设计 》试卷含答案

,考试作弊将带来严重后果！华南理工大学期末考试《数字系统设计》试卷1. 考前请将密封线内各项信息填写清楚；所有答案请直接答在试卷上(或答题纸上)；．考试形式：开（闭）卷；(每小题2分，共16分)大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理( C )CPLD即是现场可编程逻辑器件的英文简称；CPLD是基于查找表结构的可编程逻辑器件；早期的CPLD是从GAL的结构扩展而来；在Altera公司生产的器件中，FLEX10K 系列属CPLD结构；在VHDL语言中，下列对时钟边沿检测描述中，错误的是( D )then ...;then ...;then ...;在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确( A )PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一.敏感信号参数表中，应列出进程中使用的所有输入信号；进程由说明部分、结构体部分、和敏感信号参数表三部分组成；当前进程中声明的信号也可用于其他进程基于EDA软件的FPGA / CPLD设计流程，以下流程中哪个是正确的：( C )原理图/HDL文本输入→适配→综合→时序仿真→编程下载→功能仿真→硬件测试原理图/HDL文本输入→功能仿真→综合→时序仿真→编程下载→适配→硬件测试；原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试原理图/HDL文本输入→适配→时序仿真→编程下载→功能仿真→综合→硬件测试。

关于综合，从输入设计文件到产生编程文件的顺序正确的是：(B)．逻辑综合→高层次综合→物理综合；B. 高层次综合→逻辑综合→物理综合；C. 物理综合→逻辑综合→高层次综合；D. 高层次综合→逻辑综合→时序综合；6. 进程中的信号赋值语句，其信号更新是( C )A. 按顺序完成；B. 比变量更快完成；C. 在进程的挂起时完成；D. 都不对。

数字系统设计 期中考试试卷 及答案

数字系统设计 期中考试试卷 及答案

《数字系统设计》期中考试试卷A （闭卷）班级学号姓名成绩一．单项选择题（每题2分，共20分）1.表示任意两位无符号十进制数需要（ B ）二进制数。

A．6 B．7 C．8 D．92.补码1．1000的真值是（ D ）。

A．+1.0111 B. -1.0111 C. -0.1001 D. -0. 10003.根据反演规则，F=(A’+C)(C+DE)+E’的反函数为（ A ）。

A. F'=(AC'+C'(D'+E'))EB. F’=AC+C(D+E)EC. F'=(AC’+C’D’+E’)ED. F’=A’C+C(D+E)E’4.要使JK触发器在时钟作用下的新态与初态相反，JK端取值应为（ D ）。

A．JK=00 B. JK=01 C. JK=10 D. JK=115.设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要（ B ）个2输入的异或门。

A．2 B. 3 C. 4 D. 56.在下列三个逻辑函数表达式中，（ A ）是最小项表达式。

A. Y(A,B)=AB’+A’BB. Y(A,B,C)= AB’+A’B +A’BC+AB’CC. Y(A,B,C)=A’BC+AB’C+BC’D. Y(A,B,C,D)=A’B’C’+AC’B+ABC+A’B’C7.采用OC门主要解决了（ B ）。

A. TTL与非门不能相与的问题B. TTL与非门不能线与的问题C. TTL与非门不能相或的问题D. TTL与非门抗干扰的问题8.逻辑函数F=AB'+CD'，其对偶函数F*为（ C ）。

A. (A’+B’)(C’+D’)B. (A’+B)(C’+D)C. (A+B’)(C+D’)D. (A+B)(C+D)9.逻辑函数Y=(AB+B)CD+(A+B)(B+C)的最简与或形式为（ B ）。

A. AB+CB. AC+BC. A+BCD. AB+BC+AC10.卡诺图上变量的取值顺序是采用（ B ）的形式，以便能够用几何上的相邻关系表示逻辑上的相邻。

《数字系统设计》总复习题

《数字系统设计》总复习题

《数字系统设计》复习题一、选择题1.一个项目的输入输出端口是定义在。

A.实体中B.结构体中C.任何位置D.进程体2.描述项目具有逻辑功能的是。

A.实体B.结构体C.配置D.进程3.关键字ARCHITECTURE定义的是。

A.结构体B.进程C.实体D.配置4. MAXPLUSII中编译VHDL源程序时要求。

A.文件名和实体可以不同名B.文件名和实体名无关C.文件名和实体名要相同D.不确定5. 1987标准的VHDL语言对大小写是。

A.敏感的B.只能用小写C.只能用大写D.不敏感6.关于1987标准的VHDL语言中，标识符描述正确的是。

A.必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7.关于1987标准的VHDL语言中，标识符描述正确的是。

A.下划线可以连用B.下划线不能连用C.不能使用下划线D.可以使用任何字符8.符合1987VHDL标准的标识符是。

A. A_2B. A+2C. 2AD. 229.符合1987VHDL标准的标识符是。

A. a_2_3B. a_2C. 2_2_aD. 2a10.不符合1987VHDL标准的标识符是。

A. a_1_inB. a_in_2C. 2_aD. asd_111.不符合1987VHDL标准的标识符是。

A. a2b2B. a1b1C. ad12D. %5012. VHDL语言中变量定义的位置是。

A.实体中中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置13. VHDL语言中信号定义的位置是。

A.实体中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置14.变量是局部量可以写在。

A.实体中B.进程中C.线粒体D.种子体中15.变量和信号的描述正确的是。

A.变量赋值号是:=B.信号赋值号是:=C.变量赋值号是<=D.二者没有区别16.变量和信号的描述正确的是。

A.变量可以带出进程B.信号可以带出进程C.信号不能带出进程别17.关于VHDL数据类型，正确的是。

数字系统设计题目

数字系统设计题目

4．1 多功能数字钟的设计
设置状态显示信号（发光管）：LD_alert指示是 否设置了闹铃功能；LD_h指示当前调整的是小时 信号；LD_m指示当前调整的是分钟信号。 当闹铃功能设置后（LD_alert=1），系统应启动 一比较电路，当计时与预设闹铃时间相等时，启动 闹铃声，直到关闭闹铃信号有效。 整点报时由分和秒计时同时为0（或60）启动，与 闹铃声共用一个扬声器驱动信号out。 系统计时时钟为clk=1Hz，选择另一时钟 clk_1k=1024Hz作为产生闹铃声、报时音的时钟 信号。
4.2数字式竞赛抢答器
硬件系统示意图
图4-2-2 数字抢答器硬件系统示意图
4.3数字频率计
4.3.1设计要求 设计一个能测量方波信号频率的频率计，测量结果 用十进制数显示，测量的频率范围是1∼100KHz， 分成两个频段，即1∼999Hz，1KHz∼100KHz， 用三位数码管显示测量频率，用LED显示表示单位， 如亮绿灯表示Hz，亮红灯表示KHz。 具有自动校验和测量两种功能，即能用标准时钟校 验测量精度。 具有超量程报警功能，在超出目前量程档的测量范 围时，发出灯光和音响信号。
4.5洗衣机控制器
设置洗涤开始信号start，start有效则洗涤 时间计数器进行倒计数，并用数码管显示， 同时启动时序电路工作。 时序电路中含有20秒定时信号，10秒定时 信号，设为A、B，A、B为“0”表示定时时 间未到，A、B为“1”表示定时时间到。
4.5洗衣机控制器
时序电路状态表
4．1 多功能数字钟的设计
4.1.1设计要求 设计一个能进行时、分、秒计时的十二小时 制或二十四小时制的数字钟，并具有定时与 闹钟功能，能在设定的时间发出闹铃音，能 非常方便地对小时、分钟和秒进行手动调节 以校准时间，每逢整点，产生报时音报时。

(完整word版)数字系统设计试卷2012A卷(word文档良心出品)

(完整word版)数字系统设计试卷2012A卷(word文档良心出品)

中国矿业大学2012～2013学年第一学期《数字系统设计基础》试卷（A）卷考试时间：100 分钟考试方式：闭卷学院_________班级_____________姓名___________学号____________一、选择题（20分，每题2分）1.不完整的IF语句，其综合结果可实现：_________A. 三态控制电路B. 条件相或的逻辑电路C. 双向控制电路D. 时序逻辑电路2．关于进程语句说法错误的是_________A. PROCESS为一无限循环语句(执行状态、等待状态)B. PROCESS中的顺序语句具有明显的顺序/并行运行双重性C. 进程必须由敏感信号的变化来启动D. 变量是多个进程间的通信线3、对于VHDL以下几种说法错误的是___________A. VHDL程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义元件的引脚B. 一个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成C. VHDL程序中是区分大小写的D.结构体描述元件内部结构和逻辑功能4.一个设计实体（电路模块）包括实体与结构体两部分，实体描述___________。

A. 实体与结构体之间的连接关系；B. 器件的内部功能；C. 实体使用的库文件；D. 器件外部可见特性如端口的数目、方向等5. 组合逻辑电路中的毛刺信号是由于______引起的。

A. 电路中存在延迟B.电路不是最简C. 电路有多个输出D.电路中使用不同的门电路6. 下列关于临界路径说法正确的是___________A. 临界路径与系统的工作速度无关B. 临界路径减小有助于缩小电路规模C. 临界路径减小有助于降低功耗D. 临界路径是从系统输入到输出的各条路径中信号通过时间最长的那条路径7. 关于FPGA和CPLD的区别说法正确的是___________A. CPLD 更适合完成各种算法和组合逻辑，FPGA 更适合于完成时序逻辑B. FPGA 的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而CPLD的分段式布线结构决定了其延迟的不可预测性C. 在编程上CPLD 比FPGA具有更大的灵活性D. CPLD的集成度比FPGA高,具有更复杂的布线结构和逻辑实现。

数字系统(EDA)样卷

数字系统(EDA)样卷

）。
C. AHDL和Verilog HDL
D. 只有Verilog HDL
4.本课程实验开发系统上的下载板所配置的目标芯片的型号
是( )。
A. FLEX10K系列 EPF10K10LC84-3 B. FLEX10KE系列 EPF10K30EFC484-1 C. FLEX10K系列 EPF10K10LC84-4 D. MAX7000系列 EPM7096LC84-7
重置
4 课程自测-《数字系统设计》样卷 课程自测—样卷1
4.写出下图所示电路的Verilog 结构描述程序。（5分）
答 ： m o d u le D F F (D ,C P ,Q ,N Q ); in p u t D ,C P ; o u tp u t Q ,N Q ; w ire N D ,R ,S ; n o t (N D ,D ); n a n d N 1 (R ,D ,C P ), N 2 (S ,N D ,C P ); n a n d N 3 (Q ,N Q ,R ), N 4 (N Q ,Q ,S ); en d m o d u le
4 课程自测-《数字系统设计》样卷 课程自测—样卷1
3.什么是Top_down设计？
重置
答 ： Top_down设 计 ， 即 自 顶 向 下 的 设 计 。 这 种 设 计 方 法 首 先 从 系 统 入手，在顶层进行功能方框图的划分和结构设计。在功能级进行仿 真、纠错，并用硬件描述语言对高层次的系统行为进行描述，然后 用综合工具将设计转化为具体门电路网表，其对应的物理实现可以 是 P L D 器 件 或 专 用 的 集 成 电 路 (A S IC )。
sel a b 1 0
F
答 ： a ,b ,s e l,F (1 分 ) a ,b ,s e l (1 分 ) F (1 分 ) F = s e l? a :b ; (2 分 )

数字系统设计期中试卷(09级)

6.（）的功能是在地址选择信号的控制下，分时从多路输入数据中选择一路作为输出。
A.数据分配器B.数据选择器C.编码器D.译码器
7.下面列出的选项中，（）不是消除竞争-冒险的方法。
A.修改逻辑设计B.接入滤波电容C.引入选通脉冲D.进行时序仿真
8.设x是一个STD_LOGIC_VECTOR(7 DOWNTO 0)类型的信号，则信号赋值语句x<=’0’ & x(7 DOWNTO 1)的作用是将x（）。
2.一个逻辑函数可有多种表达形式，下面几种形式中，（）一定是唯一的。
A.最小项表达式B.最简或与式C.最简与或式
3.8位二进制补码能够表示的十进制有符号数的范围是（）
A.0255B.-128+127C.-255+255D.-127+127
4.根据对偶规则可写出F=A+((BC)+B(A+C))的对偶式为FD=（）。
6.可以将若干个TTL与非门的输出直接连接在一起，实现线与的功能。（）
7.利用逻辑门实现某逻辑函数时，逻辑门的多余输入端可以悬空。（）
8.在VHDL程序中，为了能够读取某输出信号的状态，应将它设置为BUFFER模式。（）
9.在VHDL语法中，变量赋值是立即生效的，不允许出现附加延时。（）
10.一个逻辑门可以有两个扇出系数，分别是输出高电平时和输出低电平时的扇出系数。（）
3.（10分）试用一个8选1的数据选择器及反相器设计一个逻辑电路，完成下面的功能(A、B为数据输入端)。画出逻辑电路图，并写出设计过程。
S1S0
F
0 0
AB
0 1
A+B
1 0
A⊙B
1 1
AB
2.含2个逻辑变量的逻辑函数F=AB+AB的值恒等于1。（）

数字系统设计期末试卷(08级)

注：1、教师命题时题目之间不留空白；2、考生不得在试题纸上答题，教师只批阅答题册正面部分，若考
注：1、教师命题时题目之间不留空白；2、考生不得在试题纸上答题，教师只批阅答题册正面部分，若考
（6分）画出下图中触发器电路Q1、Q2在CP作用下的输出波形（设
要求画出时钟边沿的标识线，并写出分析过程。

六、设计题：根据要求设计电路，写出设计步骤（8+10+10=28
1.（8分）用VHDL描述一个4线-2线优先编码器，写出VHDL
注：1、教师命题时题目之间不留空白；2、考生不得在试题纸上答题，教师只批阅答题册正面部分，若考
注：1、教师命题时题目之间不留空白；2、考生不得在试题纸上答题，教师只批阅答题册正面部分，若考。

数字系统设计期末试卷参考答案(08级)

08级“数字系统设计”期末考试参考答案一、填空（每空1分，共15分）1. 52.互补(m i=M i')3.RS触发器、RS=04.输入、电路的原状态5.实体说明、结构体6.低电平7.168.09.时钟10.A1、A2…… An中有奇数个111.同步、异步二、单项选择题（每小题1分，共10分）1.（ C ）2.（ C ）3.（ D ）4.（ A ）5.（ B ）6.（ C ）7.（ C ）8.（ B ）9.（ D ）10.（ A ）三、判断改错题（判断下列命题是否正确，若错误，请改正过来，每小题2分，共20分）1.错，可以定义其类型为STD_LOGIC，但是不能是BIT，因为BIT类型不能表示高阻态。

2.对。

3.错，OC门能完成“线与”逻辑功能，而TTL与非门不允许线与。

4.对。

5.错，多余的输入端可以接地，或与有用输入端并接。

（）6.对。

7.对。

8.对。

9.错，两个状态等价的条件是，所有输入情况下它们对应的输出以及次态都是相同的。

10.错，奇偶校验可以检测出奇数个码元发生错误的情况四、逻辑函数化简，写出步骤（4+6＝10分）1.方法一：F(A,B,C,D)=(ABCD)'+( ABC)'D+(AB)'CD+(AB)'CD'+A'BCD'+ABC'D+ABCD'+A(BCD)' +AB'CD'=A'+B'+C'+D'+(A'+B'+C')D+( A'+B')CD+( A'+B')CD'+A'BCD'+ABC'D+ABCD'+A(B'+C '+D')+ AB'CD'= A'+B'+C'+D'方法二：由函数式可画出卡诺图如下：由卡诺图化简得：F= A'+B'+C'+D'2.输入ABCD为8421BCD码，故取值为0000~1001，当取值为0000、0011、0110、1001时，F=1，取其他的8421BCD码时，输出为0；1010~1111为无关项，由此可画出卡诺图如下：F=A'B'C'D'+AD+B'CD+BCD'五、按要求完成下列各题，并写出分析步骤（5+6+6＝17分）1.（5分）分析下面的电路是否存在竞争-冒险现象？由逻辑电路图可写出函数表达式：F=AC+A'C'+A'B，当B=C=1时，F=A+A'，故该电路存在竞争-冒险现象2.（6分）方法一：74283的输出S= A4A3A2A1+ B4B3B2B1+C0= ABCD+A'A'0A'输入ABCD是余3码，即取值范围为：0011~1100当ABCD=0011~0111时，A=0，74283的输出S=ABCD+1101=0000~0100当ABCD=1000~1100时，A=1，74283的输出S=ABCD+0000=ABCD即：对于十进制数0~4的余3码，该电路输出0000~0100；对于十进制5~9的余3码，该电路输出为1000~1100——5421码输出故该电路的功能是将余3码转换成5421码输出方法二：74283的输出S= A4A3A2A1+ B4B3B2B1+C0= ABCD+A'A'0A'输入ABCD是余3码，即取值范围为：0011~1100，列出真值表如下：由真值表可知，该电路的功能是将余3码转换成5421码。

现代数字系统设计_习题集(含答案)

A：表达式B：输出C：输入D：程序包
14.任Verilog HDL的端口声明语句中，用（）关键字声明端口为双向端口
A：inout B：INOUT C：BUFFER D：buffer
15.IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为（）。
A：8´b1111_1110 B：3´o276 C：3´d170 D：2´h3E
31.将设计的系统按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程，称为（）。
A：设计的输入B：设计的输出C：仿真D：综合
32.不属于PLD基本结构部分的是（）。
A：与门阵列B：输入缓存C：与非门阵列Ｄ：或门阵列
C：原理图输入设计方法一般是一种自底向上的设计方法；
D：原理图输入设计方法也可进行层次化设计。
35.一般把EDA技术的发展分为（）个阶段。
A：2 B：3 C：4 D：5
36.设a = 4´b1010，b=4´b0001，c= 4´b1xz0则下列式子的值为1的是（）
A：a > b B：a <= c C：13 - a < b d：13 – (a>b)
A：查找表（LUT）C：PAL可编程B：ROM可编程D：与或阵列可编程
25.设计输入完成之后，应立即对文件进行（）。
A：编译B：编辑C：功能仿真D：时序仿真
26.VHDL是在（）年正式推出的。
A：1983 B：1985 C：1987 D：1989
27.基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→（）→综合→适配→（）→编程下载→硬件测试。①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定
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4.信号。变量。常量。VHDL 的数据对象包括常量(constant)、变量(varuable)和信号 (signal) ，它们是用来存放各种类型数据的容器。 5。clock’ event and clock=’1’ clock’ event and clock=’0’
1.自顶而下的设计方法. 自下而上的设计方法. 2.EDA 中功能仿真是纯理论的仿真，功能仿真不考虑信号传送过程中的延迟。仿真结果可以 和我们的真值表对应起来。而时序仿真则要考虑信号传送过程中的延迟，有可能出现竞争冒 险等。时序仿真比较接近实际。 3。 ：进程（process）是由外部信号触发执行的一段程序。进程语句是并行处理语句，即各 个进程是同时处理的，在结构体中多个 Process 语句是同时并发运行的。在进程内部是顺序 执行的。Process 语句在 VHDL 程序中，是描述硬件并行工作行为的最常用、最基本的语句。 进程 Process 语句中一般带有几个信号量例表，称为该进程的敏感量表。这些信号无论哪一 个发生变化都将启动 Process 进程。一旦启动，进程 Process 中的程序将从上到下顺序执行 一遍，由新变化的量引导进程产生变化结果输出。当进程的最后一个语句执行完成后，就返 回到进程开始处，等待敏感量的新变化，引发进程的再一次执行。周而复始，循环往复，以 至无穷。这就是进程的执行过
5. EPROM 器件是采用 紫外线擦除器
2
进行擦除，采用 EPROM 编程 器 对器件编程。 和 可编程内部连线
对器件编程；
而 E PROM 器件则采用 电可擦除 进行擦除，采用 I2C 总线 块 称为 前仿真 6. 一 般 CPLD 器 件 中 至 少 包 含 了 三 种 可 编 程 部 分 ， 它 们 分 别 是 ： 可 编 程 功 能 、 可编程 I/O 模块 。 ，因此又 。 ， 7.功能仿真是指 设计实现前对所创建的逻辑进行的验证其功能是否正确的过程 ，此时的仿真没有在仿真结果波形图中 或 延时仿真 。 知识产权核 。 8 次。 选择器。 。 数字集成电路器件的标准化可测试性设
end Selector1;
第 architecture ( SEL ) begin if SEL = "00" then 三、问答题（共 40 分，每小题 8 分） 1. 什么是 Top－down 设计方法？什么是 Bottom－up 设计方法？ 2. 功能仿真与时序仿真有何区别？ 3. 什么叫进程？简述进程的工作方式。 4. 什么是 VHDL 的数据对象？数据对象有哪几个类型？ 5. 怎样用 VHDL 语言描述时钟 clk 信号的上升沿和下降沿？ Selector1_arch of Selector1 is
10. 在 VHDL 中，语句”FOR I IN 0 TO 7 LOOP ”定义循环次数为 11.在下面横线上填上合适的 VHDL 关键词，试问此程序描述的 library ieee; use ieee.std_logic_1164.all; entity port Selector1 is
elsif bcd_led="0110" then ledseg<="1011111";
15. 使用 STD_LOGIG_1164 使用的数据类型时
订
C. 只能用大写
18. 正确给变量 X 赋值的语句是 B
5. VHDL 语言中变量定义的位置是 A. 实体中中任何位置 C. 结构体中任何位置
19. VHDL 中顺序语句放置位置说法正确的是 A. 可以放在进程语句中 C. 不能放在任意位置 A. IF A.顺序 A. OR A. 8 Q <= A; B. THEN B.顺序和并行 B. VARIABLE B. 7
第 C. 数据类型相同或相符就可以运算 10. 在 VHDL 中，PROCESS 结构内部是由 A A.顺序 B. 顺序和并行 C. 并行 二、 填空题（37 分，每一空 1 分） 1. EDA 的中文含义是 电子设计自动化 PLD 。 。 。 2. 可编程逻辑器件的英文简称是 D. 运算与数据类型无关 语句组成的。 D.任何 elsif SEL = "01" then Q <= B; elsif SEL = "10" then Q <= C; else end if; Q <= D; end process; end Selector1_arch;
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3. 现场可编程门阵列的英文简称是 FPGA 许编程 一次 ，编程后器件的内容不能
4.一次性编程（One Time Programmable）器件中有 CPLD 和 FPGA 两种编程器件，它们只允 更改 。
12. 在下面横线上填上合适的语句，完成 bcd-7 段 led 显示译码器的设计。 library ieee ; use ieee.std_logic_1164.all; entity bcd_7seg is port( bcd_led : in std_logic_vector(3 downto 0); ledseg : out std_logic_vector(6 downto 0)); end bcd_7seg; architecture behavior of bcd_7seg is begin process( begin case bcd_led is if bcd_led="0000" then ledseg<="1111110"; bcd_led )
B. 可以放在子程序中 D. 前面的说法都正确 作用。 C. AND C C.并行 C. SIGNAL C. 0 D. 1 D. OR 语句。 D.任何 D 。 次。 D.OUT1
装
6. VHDL 语言中信号定义的位置是 A. 实体中任何位置 C. 结构体中任何位置 7. 描述项目具有逻辑功能的是 A. 实体 A. 结构体 B. 结构体 B. 进程 8. 关键字 ARCHITECTURE 定义的是 9. 关于 VHDL 数据类型，正确的是 A. 数据类型不同不能进行运算
第 西安工业大学试题纸 学年学期 2012——2013 第 2 学期 课程名 称 命题教师 程 光 伟 使用班级 100301-100309 考试时 间 审 批 考试形 式 开卷/闭 卷 考 试 类 型 考 试 地 点 学 号 备 注 一、 选择题（23 分，每小题 1 分） 1. 一个项目的输入输出端口是定义在 A. 实体中 A. a_2_3 B. 结构体中 B. a_ _2 2. 符合 1987VHDL 标准的标识符是 3. 1987 标准的 VHDL 语言对大小写是 A. 敏感的 A. a2b2 C. ad12 B. 只能用小写 B. a1b1 D. %50 D 。 B. 实体中特定位置 D. 结构体中特定位置 D 。 B. 实体中特定位置 D. 结构体中特定位置 B C. 配置 A D C. 实体 。 D. 进程 。 D. 配置 。 4. 不符合 1987VHDL 标准的标识符是 D A D A 。 D. 2a 。 D. 不敏感 。 。 D. 进程体 C. 任何位置 C. 2_2_a 教 6fj2 考查 数 字 系 统 设 计 11. STD_LOGIC_1164 中定义的高阻和弱信号 1 的字符分别是 C A. X，H A.0 B. X，1 B.1 C. Z，H C.2 D. Z，1
20. 在 VHDL 的 CASE 语句中，条件句中的“=>”相当于 B 21. 在 VHDL 中，PROCESS 本身是
22. 下面哪一个可以用作 VHDL 中的合法的实体名
23. 在 VHDL 中，语句”FOR I IN 0 TO 7 LOOP ”定义循环次数为 A
B. 数据类型相同才能进行运算
( A, B, C, D : in std_logic_vector(3 downto 0); Q : out std_logic_vector(3 downto 0); SEL : in std_logic_vector(1 downto 0));
elsif bcd_led="1001" then ledseg<="1111011"; end if; end process; end behavior;
2013-5-31 9-10 节
B. 关系运算和数据类型无关 D. 前面的说法都错误 表示检测 clock 下降沿。
线
学生班级姓名B. clock’ event and clock=’1’ D. clock’ event and clock=’0’ B 。 B. 必须在库和包集合中声明 D. 必须在结构体中声明 。 C. 线粒体 。 C.PROCESS 语句 。 C. X=A+B; D. 前面的都不正确 。 D.CASE 语句 D. 种子体中
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12. 如果 a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b AND a）的值是 B D.不确定 C 。 13. 关于关系运算符的说法正确的是 A. 不能进行关系运算 C. 关系运算数据类型要相同 14. 在 VHDL 中,可以用语句 A. clock’event C. clock=’0’ A. 可以直接调用 C. 必须在实体中声明 16. 变量是局部量可以写在 A. 实体中 A.IF 语句 A. X<=A+B; B. 进程中 B B.LOOP 语句 B. X:=A+b; 17. 不属于顺序语句的是 B D
仿真后的信号加载了时延
而时序仿真是指 设计实现后对所创建的逻辑进行的验证其功能是否正确的过程 因此又称 后仿真 计 9. 在 EDA 中，IP 的中文含义是 8. 边 界 扫 描 技 术 主 要 用 于
elsif bcd_led="0001" then ledseg<="0110000"; elsif bcd_led="0010" then ledseg<=" elsif bcd_led="0100" then ledseg<=" elsif bcd_led="0101" then ledseg<=" elsif bcd_led="0111" then ledseg<=" elsif bcd_led="1000" then ledseg<=" else ledseg<= ; "; "; "; " ; "; elsif bcd_led="0011" then ledseg<="1111001";