《微电子学概论》--Chap06

程序包示例
package EXAMPLE is type BYTE is range 0 to 255; subtype NIBBLE is BYTE range 0 to 15; constant BYTE_FF: BYTE:=255; signal ADDEND: NIBBLE; component BYTE_ADDER port(A,B: in BYTE; C: out BYTE; OVERFLOW: out BOOLEAN); end component; function MY_FUNCTION(A: in BYTE) return BYTE; end [EXAMPLE];
一、VHDL语言
基本概念：描述硬件电路，可以抽象地表示电路 的行为和结构（完成什么功能，怎样组成） 作用：
对IC设计，支持从系统级到门和器件级的电路描 述，并具有在不同设计层次上的模拟验证机制 可作为综合软件的输入语言，支持电路描述由高 层向低层的转换
建模机制、模拟算法、模拟环境（与具体语句关 系大）
基本 要素
辅助 要素
VHDL实体(Entity)-设计的基本单元
Entity nand2 is port ( A, B : in std_logic; Z : out std_logic); end nand2;
I/O 端口的方向：
in : 输入
out : 输出 inout : 输入输出双向 buffer : 缓冲模式
VHDL库(合， 库中包含编译过的程序包和程序包体、实体、结 构体和配臵，可以被新的设计单元所使用。 库的种类有：
工作库(可写的，保存当前设计) 资源库，包括厂商库(synopsys), 标准库(IEEE库)， 以及单元库VHDL模型(如：TSMC标准单元)
VHDL的作用
VHDL是一门设计输入语言；设计描述 VHDL是一门仿真模型语言；建模 VHDL是一门测试语言；设计验证 VHDL是一门网表语言；设计交换 VHDL可以作为文档语言；设计合同 VHDL是一门标准语言，与EDA工具无关， 与工艺无关；
VHDL语言五大要素
实体－Entity 描述电路的I/O端口 结构体－Architecture 描述电路的内部组成或者内部功能，对应于 一个Entity，但可以有多个结构体； 配臵－Configuration 决定使用哪一个Architecture被使用 Package/Package Body（程序包）：公共类 型、常数、元件说明和子程序定义等 Library：共享单元，实体，程序包等
数据类型和库
signal a: bit; signal a: bit_vector(3 downto 0); ————————————————————— library IEEE; use ieee.std_logic_1164.all; …. signal a: std_logic; signal a: std_logic_vector(0 to 3); ————————————————————— use ieee.std_logic_arith.all; …. signal a: signed(7 downto 0); signal a: unsigned(7 downto 0);
Modelsim VHDL仿真器
建新库work(如果还没有建过) – vlib work 映射库 – vmap work work 编译VHDL代码 – vcom nand2.vhd 仿真 – vsim cfg_nand2
Modelsim VHDL仿真器
命令窗
库浏览
下载地址：ftp://202.117.48.78/incoming/软件/MODELSIM.SE.PLUS.V5.6-CROSSFiRE
Modelsim VHDL仿真器
工作台
打开仿真需要的窗口 信号、波形(最常用)
仿真状态的提示符
Modelsim VHDL仿真器
添加需要观察的 信号到波形窗口
Modelsim VHDL仿真器
在命令窗口输入激励 simulation command – force a 0 – force b 0 – run 500 – force a 0 – force b 1 – run 500 – force a 1 – force b 0 – run 500 – force a 1 – force b 1 – run 500
ICEDA系统的实际作用
设计信息输入：
语言输入编辑工具 高层次描述的图形输入工具： VHDL 功能图输入、 逻辑图/电路图输入编辑、版图输入编辑
设计实现：综合器 设计验证：验证系统/电路符合功能/性能要求及设 计规则要求
模拟器进行模拟（仿真）分析 设计规则的检查
什么是模拟？ 对于设计输入抽象出模型，施加外部激励，观察输 入，进行判断
VHDL配臵(Configuration)
指定设计所使用的实体和结构体对： configuration cfg_nand2 of NAND2 is for RTL end for; end cfg_nand2;
A RTL B Z
基本VHDL实体描述格式
Entity a is End a; Architecture b of a is Begin End b; Configuration c of a is for b end for; End c;
VHDL语言历史
1980由美国国防部(DOD)推动作为VHSIC计划的一部分； 1983 IBM、Ti和Intermetrics公司的工程师开发一种新的 基于语言的设计方法的规范； 1985 VHDL的第一个公开Version7.2； 1987 VHDL成为标准，IEEE1076-1987； VHDL标准程序包，IEEE1164； 美国国防部要求所有的电子设计使用VHDL描述，并决定 在F-22战斗机项目中使用VHDL。 1994 发布VHDL增强标准，IEEE1076-1993； 1996 完全符合IEEE1076‘93的VHDL商业仿真器和综合器 发布；用于综合工具的程序包IEEE1076.3； IEEE1076.4(VITAL)，用于ASIC和FPGA建库； 1997 VHDL-AMS（IEEE1076.1）发布 可以在一种语言下对数字、模拟和混合信号系统进行描 述和仿真；
库和程序包的引用
library IEEE; use IEEE.std_logic_1164.ALL; use IEEE.numeric_std.ALL; use IEEE.std_logic_arith.ALL; use IEEE.std_logic_unsigned.ALL; use IEEE.std_logic_signed.ALL; -- Library WORK; use WORK.EXAMPLE.ALL; entity... architecture...
流程管理等
主要内容
系统描述及模拟 综合 逻辑模拟 电路模拟 时序分析 版图设计的EDA工具 计算机辅助测试技术 器件模拟和工艺模拟
6.2 系统描述与模拟：VHDL语言及模拟
VHDL语言出现背景
一种硬件描述语言（hardware description language） 广义地说，描述电子实体的语言：逻辑图，电路图
大规模电路的出现: 逻辑图、布尔方程不太适用 需要在更高层次上描述系统
出现多种HDL语言，为便于信息交换和维护，出现工业标准
通常指高层设计阶段描述硬件
HDL语言的特点
抽象地进行行为描述 结构化语言：可以描述电子实体的结构 多层次混合描述 既可被模拟，又可被综合 能提供VHDL模拟器的公司：Cadence、Mentor Graphics、Viewlogic、Synopsys等大型EDA公司和 CLSI、Model-Technology、Vantage等专门公司 Verilog也是一种较流行的硬件描述语言。
实体端口的数据类型
Bit Bit_vector(0 to 7) Std_logic Std_logic_vector(15 downto 0)
VHDL结构体(Architecture)
结构体描述设计的内部信息 Nand2的第一个结构体： architecture STRUCT of NAND2 is signal I: std_logic; begin U0: an02d1 port map(A, B, I); U1: in01d1 port map(I, Z); end STRUCT;
Modelsim VHDL仿真器
Modelsim VHDL仿真器 填入项目名称
填入项目工作路径
填入工作库名字，一般都写work
编译VHDL 代码
Modelsim VHDL仿真器
选择好被编译的库 默认的是work
加载仿真
Modelsim VHDL仿真器
选择要仿真的VHDL顶层单元， 可以是实体，也可是配置
整个设计过程就是把高层次的抽象描述逐级向 下进行综合、验证、实现，直到物理级的低层 次描述，即掩膜版图。 各设计阶段相互联系，例如，寄存器传输级 描述是逻辑综合的输入，逻辑综合的输出又可 以是逻辑模拟和自动版图设计的输入，版图设 计的结果则是版图验证的输入。 ICCAD系统介入了包括系统功能设计、逻辑 和电路设计以及版图设计等在内的集成电路设 计的各个环节, 还包括统一的数据库、用户界面、
VHDL仿真环境
--二输入与非门的VHDL描述
Library IEEE; Use IEEE.std_logic_1164.all; Entity nand2 is port ( A, B : in std_logic; Z : out std_logic); end nand2; architecture DATAFLOW of NAND2 is begin Z<=A nand B; -- concurrent statement end DATAFLOW; configuration cfg_nand2 of NAND2 is for DATAFLOW end for; end cfg_nand2;