清华大学数字集成电路作业四

混合使用硬件描述语言、卡诺图、状态电路设计覆盖了系统级的算法描述直至综合使用各种方法设计微代码式控制电
在使用本节讨论的电路设计方法之前，电路设计者必须对设计指标要求仔细分
电路的输出完全由电路当前的输入信号可以用组合逻辑实现电路，并不意味着有可能对同一个电路既可以用组合逻辑
对于对于对于对于
硬件设计过程的一步变量个数较少时，设计变量个数较多时
实例：二进制比较器
根据真值表就可以直接得到组合逻辑电把真值表中所有乘积项相加，就可以完电路可能非常不经济。

在变量个数不大
对
实例：串
状态转换图直观地给出了状态之间的转状态转换表则采用表格的方式列出了状
状态
状态
状态
状态
状态
状态转换图中离开一个节点的所有支路例：状态。

第二节乘法器（一）乘法器的应用与实现：（1）应用：1. 硬件乘法器可大大提高运算速度，超过软件实现2. 数字信号处理（DSP）相关（Correlation）、滤波（Filtering）卷积（Convolution）、频率（Frequency）3. 与其它运算电路集成，组成功能很强的协处理器（2）实现：1. 求部分积2. 移位3. 相加（3）分类：1. 并行：a）组合阵列b）脉动阵列c ）波茨编码d ）Wallace Tree e ）流水线式2. 串行3. 串并行（4）选择乘法器的原则：1. 速度2. 数据处理量（Throughput ）3. 精度4. 面积（二）组合阵列乘法器（Array Multiplier ）（1）基本原理：称为“部分积”位（点积），共有个，由与门产生。

2)(1010ji j m i n j i y x P +−=−=∑∑=y x j i mn（2）RCA 阵列乘法器结构：RCA 阵列乘法器结构：对位乘法器，共需个半加器（HA ）个全加器（FA ）个与门（AND ）对位乘法器，共需个半加器（HA ）个全加器（FA ）个与门（AND ）n n ×n)2(−n n n 2n m ×nnm mn −−mn（3）设计原则：乘法器存在许多延时几乎相同的关键路径，因此重点放在Adder上，使加法器的Sum和Carry的传输时间相同！传输门实现全加器：“求和”与“进位”时间相同CSA阵列乘法器的实现五种类型单元电路，其中Cell 2、Cell 4、Cell 5 含全加器（FA）Cell 1Cell 2Cell 3Cell 4Cell 5最后求和有可用CPA 故总共有即=n2.结构实现（n=4）（四）改进的波茨编码乘法器（1）原理（基4 波茨编码乘法器）：1. 阵列乘法器的缺点：加法阵列大，运算次数多, 运行速度慢2. 解决关键：减少加法阵列减少部分积的数目每次乘数中取k 位（例如k ＝2）与被乘数相“与”产生部分积（即波茨编码乘数）。

数字集成电路--电路、系统与设计（第⼆版）课后练习题第六.Digital Integrated Circuits - 2nd Ed 11 DESIGN PROJECT Design, lay out, and simulate a CMOS four-input XOR gate in the standard 0.25 micron CMOS process. You can choose any logic circuit style, and you are free to choose how many stages of logic to use: you could use one large logic gate or a combination of smaller logic gates. The supply voltage is set at 2.5 V! Your circuit must drive an external 20 fF load in addition to whatever internal parasitics are present in your circuit. The primary design objective is to minimize the propagation delay of the worst-case transition for your circuit. The secondary objective is to minimize the area of the layout. At the very worst, your design must have a propagation delay of no more than 0.5 ns and occupy an area of no more than 500 square microns, but the faster and smaller your circuit, the better. Be aware that, when using dynamic logic, the precharge time should be made part of the delay. The design will be graded on themagnitude of A × tp2, the product of the area of your design and the square of the delay for the worst-case transition.。

《数字VLSI 》第6次作业（一）如右图所示4×4的ROM 单元阵列，请问：1、当WL [0:3]为何值时表示WL [1]被选中？2、阵列中所存储的数据是多少?3、请列举该种存储结构的缺点。

（二）使用OR ROM 阵列构造8×2查找表，实现一个全加器的功能。

只需要画出OR ROM 的核心存储电路（类似上题图），并说明其工作原理。

（三）设计一个容量为2048×8 bit 的嵌入式SRAM ，1、如果物理布局上希望把该SRAM 设计成正方形，那么行、列译码器的输入分别为多少位？2、使用面积为1.3um×1.3um 的单比特SRAM 存储电路单位实现该SRAM ，并假设所需外围电路面积是SRAM 核心存储电路面积的10%，那么该SRAM 阵列的总面积是多少？（四）两级Buffer 用于驱动1cm 长的金属线，如下图所示。

第一个反相器是最小尺寸反相器，其输入电容为Ci ＝10fF ，本征传播延时（不带外部负载）为tp0=175ps ，工艺参数γ=1。

金属线宽度为3.6um ，金属方块电阻为0.08Ω/□，电容值为0.03fF/um 2，边缘场电容为0.04fF/um 。

1、求金属线的本征传播延时tw 。

2、求使得路径传输延时达到最小的第二级反相器尺寸，以及该电路的最小传播延时。

（五）关于数字芯片设计，1、Pad 的作用是什么？什么叫“Pad limited ”？2、现在很多数字芯片设计都是“Pad limited ”或“IO limited ”。

造成这种现象的深层次原因是什么？3、很多数字芯片都带有多个VDD 和GND 的Pad，为什么？ C i V inV out。

2011-2012《数字VLSI》第一次课程作业
（一） 考虑图一的静态互补CMOS逻辑门， 写出它的布尔表达式，并画出下拉网络的结构。

（二）图二中假设所有NMOS器件的衬底均接地，电源电压为2.5V。

设输入 IN 的摆幅为 0V 至 2.5V，NMOS管的V T0 = 0.54V，|ΦF|＝0.32V。

考虑静态情形，并忽略寄生电容。

（1）设衬偏系数γ=0，晶体管M2工作在什么模式（线性？饱和？截止？） （2）设衬偏系数γ=0，当IN = 0V 时，OUT = ?
（3）设衬偏系数γ=0.5，求节点X 处的电压。

（三） 如图三所示电路，已知M1的V T0=0.43V，V DSAT=0.63V，k’=115×10‐6A/V2，沟道尺寸如图所示，单位沟道长度的覆盖电容Cgso=Cgdo=0.31fF/μm，单位面积的氧化层电容Cox=6 fF/μm2。

请计算（忽略体效应和沟道长度调制效应）：
（1） 当Vin = 2.5 V时Vout 的稳态电压(记为VOL)是多少？M1管处在什么工作区？ （2） 如果Vin从0V上升到 2.5 V，而Vout的初始电压等于2.5V，那么从In端变化开始到Vout达到稳态这个过程中由In端注入的总净电荷量等于多少？
图 一
图 二
图 三。

LOGIC对扰动不敏感（2）Register寄存器为存放二进制数据的器件，通常由Latch 构成。

一般地，寄存器为边沿触发。

（3）flip-flops（触发器）任何由交叉耦合的门形成的双稳电路Register 时序参数D Q Clk T Clk D tsu Q tc-q thold注意：数据的上升和下降时间不同时，延时将不同。

2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 11 页Latch 时序参数Latch 的时序（ Timing ）参数还要考虑tD 2 D Q DQtD-qQClkClktC 2QtC 2Q寄存器（Register）2004－12－1锁存器（Latch）第 8 章 (1) 第 12 页清华大学微电子所 《数字大规模集成电路》 周润德Latch 时序参数D Q Clk正电平 Latch 时钟负边沿T Clk D tc-q PWm thold td-q tsuQ注意：数据的上升和下降时间不同时，延时将不同。

2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 13 页最高时钟频率φ FF’s LOGIC tp,comb最高时钟频率需要满足：tclk-Q + tplogic+ tsetup < T =但同时需要满足:其中tplogic = tp,comb (max) tcd:污染延时（contamination delay） = 最小延时（minimum delay）第 8 章 (1) 第 14 页tcdreg + tcdlogic > thold =2004－12－1其中清华大学微电子所 《数字大规模集成电路》 周润德研究不同时刻 （t1, t2）FF1φ (t1) LOGIC t p,combφ (t2)CLKt1tsu D tholdFF1 输入数据 应保持稳定t tsuF F2t2holdtFF2 输入数据 应保持稳定tclk-q QFF1 输出数据 经组合逻辑到达 t 已达稳定 寄存器输入端tclk-Qtp,comb (max）tsetup因此要求：tclk-Q + tp,comb (max) + tsetup < T =2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 15 页研究同一时刻 （t1）t1 时FF1φ (t1) LOGIC FF1 t p,combt1 时FF2输入数据（2）φ (t1)输入数据（1）tclk-q QFF1 输出数据 已达稳定经组合逻辑已 到达FF2 输入端破坏了本应保 持的数据（2）tt1tcdregtcdlogicholdsuD输入数据（2）应保持稳定至 t1F F2t因此要求 := tcd: 污染延时（contamination delay） = 最小延时（minimum delay）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 16 页tcdreg + tcdlogic > thold写入（触发）静态 Latch 的方法：以时钟作为隔离信号, 它区分了“透明” （transparent ）和“不透明” （opaque）状态CLKCLKQ CLKD CLKDD弱反相器CLKMUX 实现弱反相器实现（强制写入）（控制门可仅用NMOS实现）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德第 8 章 (1) 第 17 页Latch 的具体实现基于Mux 的 Latch负（电平） latch (CLK= 0 时透明) 正（电平） latch (CLK= 1 时透明)1 D 0Q D0 1QCLKCLKQ = Clk ⋅ Q + Clk ⋅ In2004－12－1Q = Clk ⋅ Q + Clk ⋅ In第 8 章 (1) 第 18 页清华大学微电子所 《数字大规模集成电路》 周润德基于（传输门实现的） Mux 的 LatchCLKQ CLK DCLK（1）尺寸设计容易 （2）晶体管数目多（时钟负载因而功耗大）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 19 页基于（传输管实现）Mux 的 Latch（仅NMOS 实现）CLK QM QM CLK CLKCLK仅NMOS 实现不重叠时钟 （Non-overlapping clocks）（1）仅NMOS 实现，电路简单，减少了时钟负载 （2）有电压阈值损失（影响噪声容限和性能，可能引起静态功耗）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 20 页Q单元形式的Latch采用串联电压开关逻辑（CVSL）QNon-overlap时间过长，存储在动态节点上的电荷会泄漏掉（故称伪静态）低电压静态Latch双边沿触发寄存器RS Latch?动态Latch 和Register（1）比静态Latch和Register 简单（2）基于在寄生电容上存储电荷，由于漏电需要周期刷新（或经常更新数据）（3）不破坏的读信息：因此需要输入高阻抗的器件传输门构成的动态边沿触发寄存器（只需8 个晶体管，节省功耗和提高性能，甚至可只用NMOS 实现）动态节点。

《数字集成电路基础》作业答案第一次作业1、查询典型的TTL与CMOS系列标准电路各自的VIH、VIL、VOH和VOL，注明资料出处。

2、简述摩尔定律的内涵，如何引领国际半导体工艺的发展。

第二次作业1、说明CMOS电路的Latch Up效应；请画出示意图并简要说明其产生原因；并简述消除“Latch-up”效应的方法。

答：在单阱工艺的MOS器件中（P阱为例），由于NMOS管源与衬底组成PN结，而PMOS 管的源与衬底也构成一个PN结，两个PN结串联组成PNPN结构，即两个寄生三极管(NPN 和PNP)，一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加，产生自锁现象。

影响：产生自锁后，如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。

消除“Latch-up”效应的方法：版图设计时：为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；工艺设计时：降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。

为减小寄生PNP管的寄生电阻Rs，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。

工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数；具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。

2、什么是器件的亚阈值特性，对器件有什么影响？答：器件的亚阈值特性是指在分析MOSFET时，当Vgs<Vth时MOS器件仍然有一个弱的反型层存在，漏源电流Id并非是无限小，而是与Vgs呈现指数关系，这种效应称作亚阈值效应。

影响：亚阈值导电会导致较大的功率损耗，在大型电路中，如内存中，其信息能量损耗可能使存储信息改变，使电路不能正常工作。

3、什么叫做亚阈值导电效应？并简单画出logI D-V GS特性曲线。

答：GS在分析MOSFET时，我们一直假设：当V GS下降到低于V TH时器件会突然关断。