modelsim激活教程

第8章 使用ModelSim进行设计仿真ModelSim为HDL仿真工具，我们可以利用该软件来实现对所设计的VHDL或Verilog程序进行仿真，支持IEEE常见的各种硬件描述语言标准。

可以进行两种语言的混合仿真，但推荐大家只对一种语言仿真。

ModelSim常见的版本分为ModelSim XE和ModelSim SE两种，ModelSim版本更新很快，目前最新版本为5.8版本，该版本支持VHDL的2002标准以及Verilog的2001标准，此外，在该版本的Linux、HP和SUN工作站等平台支持VHDL、Verilog 和SystemC的混合仿真，但在Windows平台上不支持SystemC的仿真。

本章将对ModelSim5.7版本进行介绍，目的是希望看完本章，读者可以简单地使用ModelSim进行仿真，有关更深入地教程，还是参考ModelSim附带的文档。

在网址/support/上也可以找到深入的教程，在该页面上注册以后，会在电子邮件中收到发过来的密码，根据邮件地址和密码登陆后，会有一些高级教程和使用要点（Application Notes）下载。

ModelSim5.7SE版本内部划分为更细的版本编号，从ModelSim5.7aSE到ModelSim5.7gSE等等。

读者可以选择任一版本。

另外，如果ModelSim是和ISE一起使用的话，你需要编译Xilinx的一些库文件，这些库文件包括unisim、simprim、xilinxcorelib、aim、pls、cpld等，有了这些库文件，可以在ISE中生成设计的行为仿真（将设计转换为RTL描述后进行的仿真）、转换后仿真（将设计转换为Xilinx器件的基本模块来实现后进行的仿真）、映射后仿真（将设计用Xilinx的具体器件的具体模块实现后进行的仿真，仿真中包含了器件的延时，但由于没有布局布线无法提取出互连线的信息，因此仿真中不包含互连线的延时、电容、电阻等信息）、布局布线后仿真（将设计对Xilinx具体器件进行布局布线后，提取出互连线的信息，进行的仿真包含了器件的延时以及互连线的延时等信息）的各种模型，然后在ModelSim中对这些模型进行仿真，由于ISE和ModelSim已经实现了无缝的连接，在ISE中只需设置一个可视的波形文件，然后点几下鼠标就可以实现各种仿真，具体的方法在ISE的使用一章中有较为详细的介绍，可以参阅具体的章节。

Modelsim 6.0 使用教程1. Modelsim简介Modelsim仿真工具是Model公司开发的。

它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等，比quartus自带的仿真器功能强大的多，是目前业界最通用的仿真器之一。

对于初学者，modelsim自带的教程是一个很好的选择，在Help->SE PDF Documentation->Tutorial里面.它从简单到复杂、从低级到高级详细地讲述了modelsim的各项功能的使用，简单易懂。

但是它也有缺点，就是它里面所有事例的初期准备工作都已经放在example文件夹里，直接将它们添加到modelsim就可以用，它假设使用者对当前操作的前期准备工作都已经很熟悉，所以初学者往往不知道如何做当前操作的前期准备。

2. 安装同许多其他软件一样，Modelsim SE同样需要合法的License,通常我们用Kengen产生license.dat。

⑴．解压安装工具包开始安装，安装时选择Full product安装。

当出现Install Hardware SecurityKey Driver时选择否。

当出现Add Modelsim To Path选择是。

出现Modelsim License Wizard时选择Close。

⑵．在C盘根目录新建一个文件夹flexlm，用Keygen产生一个License.dat,然后复制到该文件夹下。

⑶．修改系统的环境变量。

右键点击桌面我的电脑图标，属性->高级->环境变量->（系统变量）新建。

按下图所示内容填写，变量值内如果已经有别的路径了，请用“；”将其与要填的路径分开。

LM_LICENSE_FILE = c:\flexlm\license.dat⑷．安装完毕，可以运行。

Modelsim教程（verilog&cyclone II版）相信大家都认识和安装了这个仿真软件把！我之前用过这个软件，操作的细节没搞明白。

也没怎么用上就放在一边了。

但现在面对时间长，信号多的SDRAM控制器，毫无疑问Modelsim是不错的选择！下面就把我的一点使用经验告诉你们把，有错的地方请指正！在此就省略Modelsim的介绍了！还没搞过的，就打开来看看他长什么样的，随便按按，熟悉熟悉，促进一下感情！但是在此要花一点时间来讲讲在Modelsim里编译cyclone II 的库。

也许你会问，问什么要编译这些库？因为这些库中有cyclone II芯片的信息，有用户原语信息。

就好比当你用modelsim仿真一个含有IP核，触发器等的verilog程序时，或者当你用.vo（自己百度下这个文件的作用是什么哦！）这个文件代替.v文件来仿真时，就要把这些库包含进来了（后面的时序仿真中用到了包含库和Quartus 中直接调用Modelsim进行时序仿真时是自动加载编译所需的库文件）！总之编译cyclone II的库好处多多啦！好，进入编译库的工作：Altera仿真库（verilog）添加：首先说明下，我用的是verilog和cyclone ii的器件因此需要编译这四个文件：220model.v、altera_mf.v、altera_primitives.v、cycloneii_atoms.v下面是对应起的library名字（后面新建library时用到）：lpm、altera_mf、primitive、cycloneii步骤一：在modelsim的安装目录下新建一个altera的文件夹，用来放编译的库文件（我的是C:\Modeltech_6.0目录下）关闭modelsim，重新打开，再切换工作空间到刚才altera新建文件夹的目录下步骤二：主窗口中选择【file】→【new】→【library】命令，新建一个名为primitive的库。

ModelSim的简要使用方法在这一章里通过一些课程来简单介绍ModelSim的使用方法，更多的需要在实际应用中熟练和掌握。

第一课Create a Project第一次打开ModelSim会出现Welcome to ModelSim对话框，选取Create a1．Project,或者选取File\New\Project,然后会打开Create Project对话框。

2．在Create Project对话框中，填写test作为Project Name；选取路径Project Location作为Project文件的存储目录；保留Default Library Name设置为work。

3．选取OK,会看到工作区出现Project and Library Tab。

4．下一步是添加包含设计单元的文件，在工作区的Project page 中，点击鼠标右键，选取Add File to Project。

5．在这次练习中我们加两个文件，点击Add File to Project对话框中的Browse按钮，打开ModelSim安装路径中的example目录，选取counter.v和tcounter.v，再选取Reference from current location，然后点击OK。

6．在工作区的Project page中，单击右键，选取Compile All。

7．两个文件编译了，鼠标点击Library Tab栏，将会看到两个编译了的设计单元列了出来。

看不到就要把Library的工作域设为work。

8．最后一不是导入一个设计单元，双击Library Tab中的counter，将会出现Sim Tab,其中显示了counter设计单元的结构。

也可以Design\Load design来导入设计。

到这一步通常就开始运行仿真和分析，以及调试设计，不过这些工作在以后的课程中来完成。

结束仿真选取Design \ End Simulation，结束Project选取File \ Close \ Project。

Modelsim SE使用指南ModelSim的功能侧重于编译、仿真，不能指定编译的器件，不具有编程下载能力。

不象Synplify 和MAX+PLUS II可以在编译前选择器件。

而且ModelSim在时序仿真时无法编辑输入波形，不象MAX+PLUS II可以自行设置输入波形，仿真后自动产生输出波形，而是需要在源文件中就确定输入，如编写测试台程序来完成初始化、模块输入的工作，或者通过外部宏文件提供激励。

这样才可以看到仿真模块的时序波形图。

ModelSim还具有分析代码的能力，可以看出不同的代码段消耗资源的情况，从而可以对代码进行改善，以提高其效率。

菜单栏标题栏下方为菜单栏。

菜单栏有八个菜单项，分别是:File（文件）、Edit（编辑）、View （视图）、Compile（编译）、Simulate（仿真）、Tools（工具）、Window（窗口）、Help（帮助）。

下面分别罗列其具体选项。

1. File（文件）菜单文件菜单通常包含了对工程及文件等的操作。

ModelSim的文件菜单包含的命令有：New（新建），Open（打开），Close（关闭），Import（导入），Save（保存），Delete（删除），Change Directory（更改路径），Transcript（对脚本进行管理），Add to Project（为工程添加文件），Recent Directories（最近几次的工作路径），Recen Projects（最近几次工程），Quit（退出）。

（1）新建文件命令（File/ New）单击File/ New命令，将会出现一个子菜单，共包含四个选项：单击Floder（新建文件夹）后，会出现对话框，提示输入新建的文件夹的名字，即可在当前目录下新建一个文件夹；单击Source（新建源文件）后，会出现源文件类型的选项（VHDL，Verilog，Other），点击可分别新建对应格式的源文件；单击Project（新建工程）后，会出现对话框，提示在Project Name 处输入新建工程的名称，在Project Location处指定新建工程的存放路径，在Default Library Name处指明默认的设计库的名称，用户设计的文件将编译到该库中；单击Library（新建一个库）后，会出现对话框，提示选择Creat a New library and a logical mapping to it（新建一个库并建立一个逻辑映象）或A map to an existing library（新建一个到已存在库的映象），在Lirary name处输入新建库的名称，在Library phycial name处输入存放库的文件名称。

Modelsim简单使用流程第一步：打开工程 file –open选择工程所在的路径，并修改文件类型为选择工程文件my_test.mpf点击ok。

第二步：编译文件，点击Compile Al,编译设计文件和激励文件。

第三步：生成仿真点击Simulate –start simulate点击work前面的+号 并选择激励文件，此处即为my_test_tb.v，然后点击OK。

此处注意取消的选择。

如果不取消则不能正常看到激励和设计中的信号端口。

第四步：添加仿真信号在途中将需要观测的信号选中，点击右键，选择 Add‐‐‐‐‐Add to Wave‐‐‐‐‐‐‐slected signals就可将所选信号添加到波形框图中。

如果需要添加设计文件my_test中的中间变量，则同样的方法选中设计文件UUT（此处UUT为设计文件在激励中实例化的实例化名），如图所示，可以看到设计中的所有的信号（包括中间变量CNT和d_temp）,用上面介绍的方法或者直接选中需要添加到波形文件的信号拖拽到后面的波形文件中，即可。

第五步：运行仿真点击 run运行仿真，结果如图所示：可通过放大缩小来进行调节波形大小。

对于计数器寄存器cnt可以选中该信号点击右键选择 Radix进行数制的变换然后根据波形分析设计是否正确。

本文档使用的是modelsim se 6.6,其它版本应该差异不大。

附件：文档中提到的设计文件：my_test.vmodule my_test(clk,rst,d_out);input clk;input rst;output d_out;wire d_out;reg d_temp;reg [2:0] cnt;always@(posedge clk or posedge rst) begin if(rst) begind_temp <= 1'b0;cnt <= 3'd0;endelse beginif(cnt == 3'd7) begincnt <= 3'd0;d_temp <= d_temp + 1;endelse begincnt <= cnt + 1;d_temp <= d_temp;endendendassign d_out = d_temp;endmodule激励文件：my_test_tb.vmodule my_test_tb;reg clk;reg rst;wire d_out;initial beginclk = 1'b0;rst = 1'b1;#13rst = 1'b0;endalways #4 clk = ~clk;my_test UUT(.clk(clk),.rst(rst),.d_out(d_out) ); endmodule。

ModelSim6.1入门教程因为本人在初学Verilog 编程语言时，觉得很难上手的是使用ModelSim ，所以今天和大家交流一下，好了，闲话不多说了，我们开始吧！1，打开ModelSim 的画面如下：标准的windows 界面，最上面是菜单栏，以及菜单栏的一些快捷方式。

左边是工作空间，里面显示的是一些库文件。

右边是编辑区，最下面是交互区，可以通过命令完成所有的操作。

我们在此只讲一些基本的命令输入，以完成仿真。

2，建立工程，如图所示：单击Project 之后，画面如下：菜单快捷栏工作空间栏编辑栏仿真交互栏在图中Project Name中输入AND_2，这也是我们建立的第一个工程，路径选择如下图所示，默认库名我们用默认的work。

这一步完成之后，点击ok，如下图：单击ok后，如下图：其实应该没有右边的那个Creat Project File选择框，只有左边的Add items to the Project，呵呵，在此偷懒了。

单击Add items to the Project中的Creat New File（如果你已经写好了代码，可以通过点击Add Existing Flie添加），如下图：在File Name中输入AND_2，在Add file as type选项中选择Verilog，其他的使用默认即可。

单击ok。

在工作空间中添加了名为AND_2的文件，如图。

状态是“？”，说明没有通过编译。

其实咱还没开始写代码呢！好了，现在开始正式写代码了。

双击图中AND_2文件那一行的任何地方，就会打开右边的编辑区，和其他IDE 工具一样，使用编辑器，输入如下代码：module AND_2(clk,rst,A,B,C);input clk,rst,A,B;output C;reg C;always@(posedge clk or negedgeif(!rst)C <=1'b0;elseC <=A&B;Endmodule 输入完成后，单击保存。