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第三篇第二章习题题3.2.1某集成运放的一个偏置电路如图题3.2.1所示，设T1、T2管的参数完全相同。
问：(1) T1、T2和R组成什么电路？(2) I C2与I REF有什么关系？写出I C2的表达式。
图题3.2.1题3.2.2在图题3.2.2所示的差分放大电路中，已知晶体管的=80，r be=2 k。
(1) 求输入电阻R i和输出电阻R o；(2) 求差模电压放大倍数vdA 。
图题3.2.2题3.2.3 在图题3.2.3所示的差动放大电路中，设T 1、T 2管特性对称，1=2=100，V BE =0.7V ，且r bb ′=200，其余参数如图中所示。
(1) 计算T 1、T 2管的静态电流I CQ 和静态电压V CEQ ，若将R c1短路，其它参数不变，则T 1、T 2管的静态电流和电压如何变化？(2) 计算差模输入电阻R id 。
当从单端（c 2）输出时的差模电压放大倍数2d A =?； (3) 当两输入端加入共模信号时，求共模电压放大倍数2c A 和共模抑制比K CMR ；(4) 当v I1=105 mV ，v I2=95 mV 时，问v C2相对于静态值变化了多少？e 点电位v E 变化了多少？图题3.2.3题 3.2.4 差分放大电路如图题 3.2.4所示，设各晶体管的=100，V BE =0.7V ，且r be1=r be2=3 k ，电流源I Q =2mA ，R =1 M ，差分放大电路从c 2端输出。
(1) 计算静态工作点（I C1Q ，V C2Q 和V EQ ）；(2) 计算差模电压放大倍数2d A ，差模输入电阻R id 和输出电阻R o ； (3) 计算共模电压放大倍数2c A 和共模抑制比K CMR ；(4) 若v I1 =20sin t mV ，v I2 =0，试画出v C2和v E 的波形，并在图上标明静态分量和动态分量的幅值大小，指出其动态分量与输入电压之间的相位关系。
第一部分考试试题第0章绪论1.什么叫半导体集成电路？2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3.按照器件类型分，半导体集成电路分为哪几类？4.按电路功能或信号类型分，半导体集成电路分为哪几类？5.什么是特征尺寸？它对集成电路工艺有何影响？6.名词解释：集成度、wafer size、die size、摩尔定律？第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱CMOS的光刻步骤？5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。
2.什么是集成双极晶体管的无源寄生效应？3. 什么是MOS晶体管的有源寄生效应？4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6.如何解决MOS器件的场区寄生MOSFET效应？7. 如何解决MOS器件中的寄生双极晶体管效应？第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。
第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r 2.2所示。
提示：先求截锥体的高度up BL epi m c jc epi T x x T T -----= 然后利用公式： ba ab WL Tr c -∙=/ln 1ρ ，212∙∙=--BL C E BL S C W L R r ba ab WLTr c -∙=/ln 3ρ 321C C C CS r r r r ++=注意：在计算W 、L 时, 应考虑横向扩散。
2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大?答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。
2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。
给出设计条件如下： 答： 解题思路⑴由0I 、α求有效发射区周长Eeff L ；⑵由设计条件画图①先画发射区引线孔；②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边；⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周；⑩验证所画晶体管的CS r 是否满足V V O L 4.0≤的条件，若不满足，则要对所作的图进行修正，直至满足V V O L 4.0≤的条件。
（CS C O L r I V V 00ES += 及己知V V C 05.00ES =）第3章 集成电路中的无源元件 复 习 思 考 题3.3 设计一个4k Ω的基区扩散电阻及其版图。
第8章动态逻辑电路填空题对于一般的动态逻辑电路，逻辑部分由输出低电平的网组成，输出信号与电源之间插入了栅控制1、极为时钟信号的 ,逻辑网与地之间插入了栅控制极为时钟信号的。
【答案：NMOS, PMOS, NOMS】对于一个级联的多米诺逻辑电路，在评估阶段：对PDN网只允许有跳变，对 PUN网只允许有跳变，2、PDN与PDN相连或PUN与PUN相连时中间应接入。
【答案：】解答题从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。
从而说明CMOS动态组合逻辑1、电路的特点。
【答案：】图A是CMOS静态逻辑电路。
图B是CMOS动态逻辑电路。
2电路完成的均是NAND的逻辑功能。
图B的逻辑部分电路使用了2个MOS管，图A使用了4个MOS管，由此可以看出动态组合逻辑电路的规模为静态电路的一半。
图B的逻辑功能部分全部使用NMOS管，图A即使用NMOS也使用PMOS，由于NMOS的速度高于PMOS，说明动态组合逻辑电路的速度高于静态电路。
2、分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。
【答案：】该电路可以完成OUT=AB的与逻辑。
与一般动态组合逻辑电路相比，它增加了一个MOS管M kp,这个MOS 管起到了电荷保持电路的作用，解决了一般动态组合逻辑电路存在的电荷泄漏的问题。
3、分析下列电路的工作原理，画出输出端OUT的波形。
【答案：】答案：4、结合下面电路，说明动态组合逻辑电路的工作原理。
【答案：】动态组合逻辑电路由输出信号与电源之间插入的时钟信号PMOS,NMOS逻辑网和逻辑网与地之间插入的时钟信号NMOS组成。
当时钟信号为低电平时，PMOS导通，OUT被拉置高电平。
此时电路处于预充电阶段。
当时钟信号为低电平时，PMOS截至，电路与V DD的直接通路被切断。
这时NOMS导通，当逻辑网处于特定逻辑时，电路输出OUT被接到地，输出低电平。
否则，输出OUT仍保持原状态高电平不变。
第四章 功率变换电路题 一双电源互补对称电路如图题所示，设已知V CC =12V ，R L =16Ω，v I 为正弦波。
求：(1)在三极管的饱和压降V CES 可以忽略不计的条件下，负载上可能得到的最大输出功率Pom=?；(2)每个管子允许的管耗P Cm 至少应为多少?(3)每个管子的耐压｜V (BR)CEO ｜应大于多少? 图题解：(1) 负载上可能得到的最大输出电压幅度V om =12V (W 5.416212222=⨯==L om om R V P ) (2) (W)9.02.0(max)==om CM p P ∴CM P ≥(3) CEO BR V )(≥24V题 在图题所示的OTL 功放电路中，设R L =8Ω，管子的饱和压降｜ＶCES ｜可以忽略不计。
若要求最大不失真输出功率(不考虑交越失真)为9W ，则电源电压V CC 至少应为多大?(已知v i 为正弦电压。
)图题解：W 982)21(2)21(22(max)=⨯==CC L CC om V R V P V CC =24(V)∴电源电压V CC 至少24V题 OTL 放大电路如图题所示，设T 1、T 2特性完全对称，v i 为正弦电压，V CC =10V ，R L =16Ω。
试回答下列问题：(1)静态时，电容C 2两端的电压应是多少?调整哪个电阻能满足这一要求?(2)动态时，若输出电压波形出现交越失真，应调整哪个电阻?如何调整?(3)若R 1=R 3=Ω，T 1、T 2管的β=50,｜V BE ｜=,Pcm=200mW,假设D 1、D 2、R 2中任意一个开路，将会产生什么后果?图题解：(1) 静态时，电容C 2两端的电压应为5V 。
调整R 1、R 3，可调整上、下两部分电路的对称性，从而使C 2两端电压为5V 。
(2) 若出现交越失真，应调大R 2，使b １b 2间电压增大，提供较大的静态电流。
(3) 若D 1、D 2、R 2中任意一个开路，则(mA)58.322121=-==R V V I I BE CCB B I C1=I C2=βI B1=179(mA)P C =I C1·V CE =I Ｃ１·5V=895(mW)＞Pcm,∴功率管会烧坏。
P4.1. Problem should refer to Figure P4.2.a. All inverters but the CMOS inverter consume static power then the output is high.Notice that in the first three inverters when the input is high, there is always a directconnection from V DD to G ND .b. None of the static inverters consumes power when the input is low because there is nopath from V DD to G ND .c. All inverters but the saturated enhancement inverter has a V OH of 1.2 V.d. Only the CMOS inverter has a V OL of 0 V.e. Except for the CMOS inverter, all the other inverte rs’ functionality depend on therelative sizes of the transistors.P4.2. Problem should refer to Figure P4.1a. Resistive loadb. Saturated-enhancement loadIterate to produce:To compute V OL we can ignore body effect and equate currents:Solve for 0.03OL V V ≈c. Linear-enhancement loadIterate to produce:This tells us that V GG should have been above 1.6V <closer to 1.7 V>.To compute V OL we can ignore body effect and equate currents. Note that the load issaturated even though we call it a linear-enhancement load. The driver is alsosaturated due to the device sizes used.Solve for 0.69V OL V ≈d. CMOSP4.3. For this problem, you are required to use the formulae:We already know that V OH =1.2 V and V OL =0 V. For V S use:Next V IL and V IH are estimated as follows:ThereforeWhen we cut the size of the PMOS device in half, the VTC shifts to the left. So V IL , V S , and V IH will all shift to the left. The recalculation of the switching threshold produces V S =0.566V. We can compute V IL to be roughly 0.533V and V IH to be roughly 0.667V.ThereforeP4.4. Similar approach as in P4.3. Run SPICE to check results.P4.5. First, set up the equation.Now solve for χ.This implies that a very large <W/L>P is needed to reach the desired value. It also reveals the limitations of the models. SPICE would be needed to obtain an acceptable solution if the switching threshold of 0.9V is truly desired.P4.6. SPICEP4.7. The advantages of the pseudo-PMOS is that it can reach a V OH of V DD while the pseudo-NMOS V OH can never reach that value. Additionally, the pseudo-NMOS’s V OH dependson the relative sizings of the inverters.The disadvantage is the dual of its advantage. The pseudo-PMOS inverter can never reach a V OL of 0 V. In addition, the pseudo-PMOS device will have to be approximately twice as large as a pseudo-NMOS device with comparable characteristics. This is due to the unequal mobility of holes and electrons. The pseudo-PMOS’s NMOS pull -down device is twice as strong as the pseudo-NMOS’s PMOS pull -up device, that means that the pseudo-PMOS’s PMOS wi ll have to be bigger than the NMOS device in a pseudo-NMOS.P4.8. a> Circuit is a buffer with degraded outputs.Output swing calculation:When IN DD V V =, output voltage is OH DD TN V V V =-. Since the source of NMOS transistor is not connected to substrate <ground>, we must take into account body effect.When 0IN V V =, output voltage is ||OL TP V V =. Since the source of PMOS transistor is not connected to substrate <V DD >, we must take into account body effect.Therefore the output swing is DD TN V V - to ||TP V with full accounting for body effect.b> Assume that the input is at 0 and the output is at |V TP |. As the input is increased, the output will stay constant until the NMOS device turns on. That will occur at V IN =|V TP |+V TN . The upper transistor behaves as a source follower and will pull the output along as the input rises until the output reaches V DD -V TN . However, as the input is reduced in value the output stays at its highvalue until the PMOS device turns on. This occurs at V IN=V DD-< |V TP|+V TN>. Then the PMOS device acts as a source follower and the output drops linearly to |V TP| as the input is reduced.c> The gain of the circuit is close to unity but slightly below this value. The circuit has poor noise rejection properties as it lacks the regenerative properties <this is a consequence of low gain>.d> SPICE run.P4.9.Resistive Load inverter:Saturated Enhancement Load inverter <ignoring body-effect>:Linear Enhancement Load inverter <ignoring body-effect>:The linear enhancement load inverter requires the largest pull-down device since it has the strongest pull up device. The resistive load inverter is next and the saturated enhancement load requires the smallest pull-down device.P4.10.We will illustrate the process and estimate the solutions for this problem.We already know that V OH=1.2 V and V OL=0 V. For V S use:Next V IL and V IH are estimated as follows:We can compute V IL to be roughly 0.533V.We can compute V IH to be roughly 0.667V.When we double the size of the PMOS device, the VTC shifts to the right. So V IL, V S, and V IH will all shift to the right. The recalculation of the switching threshold produces V S=0.6V.We can compute V IL to be roughly 0.55V and V IH to be roughly 0.65V.P4.11.The peak current would occur when both devices are in saturation and when V out=V in=V S.We can easily compute V S as:P4.12.As the required V OL becomes smaller, the W D/W L ratio becomes larger.P4.13.SPICEP4.14.The expression for the switching threshold of a CMOS inverter is:Solving for χ.Now solving for the ratio of sizes.Solving for χ.Now solving for the ratio of sizes.In the first case <0.6S DD V V >, the PMOS is much larger than the NMOS, so t PLH issmaller and t PHL is larger. The reverse is true for the second case.P4.15 <a> It does not have the regenerative property since the gain is less than one.<b> The last inverter would have an output of about 0.8V.<c> It is not possible to define the noise margin for this gate. Even a properinput eventually produces the incorrect output.P4.16 Both gates would work as a tristate buffer. However, as we shall find out in Chapter 7, the second one is prone to charge-sharing. That is, when the output is high and the EN signal is low, if the input goes high, the output may drop slightly in value due to loss of charge to the adjacent internal node.。
第四章集成运算放大电路（童诗白）自测题一、选择合适答案填入空内。
（1）集成运放电路采用直接耦合方式是因为。
A．可获得很大的放大倍数 B. 可使温漂小C．集成工艺难于制造大容量电容（2）通用型集成运放适用于放大。
A．高频信号 B. 低频信号C. 任何频率信号（3）集成运放制造工艺使得同类半导体管的。
A. 指标参数准确B. 参数不受温度影响C．参数一致性好（4）集成运放的输入级采用差分放大电路是因为可以。
A．减小温漂 B. 增大放大倍数C. 提高输入电阻（5）为增大电压放大倍数，集成运放的中间级多采用。
A．共射放大电路 B. 共集放大电路C．共基放大电路解：（1）C （2）B （3）C （4）A （5）A二、判断下列说法是否正确，用“√”或“×”表示判断结果填入括号内。
（1）运放的输入失调电压UIO是两输入端电位之差。
( )（2）运放的输入失调电流IIO是两端电流之差。
( )（3）运放的共模抑制比KCMR Ad ( ) Ac（4）有源负载可以增大放大电路的输出电流。
( )（5）在输入信号作用时，偏置电路改变了各放大管的动态电流。
( ) 解：（1）×（2）√（3）√ （4）√ （5）×第四章题解－1三、电路如图T4.3所示，已知β1=β2=β3=100。
各管的UBE均为0.7V，求IC2的值。
图T4.3解：分析估算如下：IVCC-UBE2-UBE1R=R=100μA IC0=IC1=ICIE2=IE1IICR=IC0+IB2=IC0+IB1=IC+βIC=β1+β⋅IR≈IR=100μA四、电路如图T4.4所示。
图T4.4第四章题解－2 试（1）说明电路是几级放大电路，各级分别是哪种形式的放大电路（共射、共集、差放……）；（2）分别说明各级采用了哪些措施来改善其性能指标（如增大放大倍数、输入电阻……）。
解：（1）三级放大电路，第一级为共集-共基双端输入单端输出差分放大电路，第二级是共射放大电路，第三级是互补输出级。
