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CMOS逻辑电路设计CMOS（Complementary Metal-Oxide-Semiconductor）逻辑电路是现代集成电路中广泛应用的一种电路结构。
它由N沟道MOS（NMOS）和P沟道MOS（PMOS）互补组成，具有低功耗、高噪声抑制和高速运算等优势。
在本文中，我们将探讨CMOS逻辑电路的设计原理和方法。
一、CMOS逻辑门的基本结构CMOS逻辑门是由一对互补的MOS管组成的。
其中，NMOS管是由N沟道与P+掺杂的互补金属氧化物半导体（CMOS）结构形成，而PMOS管是由P沟道与N+掺杂的CMOS结构形成。
CMOS逻辑电路通过控制这些NMOS管和PMOS管的某些管子通断来实现逻辑运算。
二、CMOS逻辑门的基本原理CMOS逻辑门的基本原理是利用MOS管在开关状态时流过的电流来实现信号的逻辑运算。
当NMOS管的门极接收到高电平信号（逻辑1）时，通常情况下，NMOS管导通，PMOS管截止。
相反，当NMOS 管的门极接收到低电平信号（逻辑0）时，NMOS管截止，PMOS管导通。
通过这种控制逻辑，CMOS逻辑门可以实现与门、或门、非门等基本逻辑运算。
三、CMOS逻辑电路的设计方法在进行CMOS逻辑电路设计时，需要遵循以下步骤：1. 确定逻辑功能：根据所需的逻辑运算，确定需要设计的CMOS逻辑门类型。
2. 绘制逻辑图：根据所需的逻辑功能，用逻辑符号绘制电路的逻辑图。
3. 分析逻辑功能：根据逻辑图，分析逻辑门输入和输出之间的关系，确定每个逻辑门的输入和输出真值表。
4. 选择器件尺寸：根据所需的逻辑门延迟、功耗和面积等要求，选择合适的管子尺寸。
5. 进行布线：根据所选用的管子尺寸，进行电路的布线设计。
6. 进行模拟仿真：使用电路设计软件，进行CMOS逻辑电路的仿真，验证其功能和性能。
7. 进行物理实现：根据设计结果，进行CMOS逻辑电路的物理实现，包括掩膜制作、晶圆制作和封装测试等过程。
四、CMOS逻辑电路的优势与应用CMOS逻辑电路具有以下优势：1. 低功耗：由于CMOS逻辑电路的特殊结构，只有在发生信号变换时才会有较大电流流过。
CMOS组合逻辑门的设计CMOS（互补金属氧化物半导体）是一种集成电路技术，由P型和N型MOS（金属氧化物半导体）组成。
CMOS技术被广泛应用于数字逻辑门的设计中。
本文将详细介绍CMOS组合逻辑门的设计过程。
组合逻辑门是一种不带有存储元件的数字电路，根据输入的状态产生相应的输出状态。
CMOS组合逻辑门由MOS场效应晶体管和电阻组成。
在CMOS技术中，MOS晶体管可以工作在两种模式下：通过模式和截止模式。
通过模式下的晶体管导通，截止模式下的晶体管断开。
CMOS逻辑门的设计过程通常包括以下步骤：1.需求分析：首先确定需要设计的逻辑门的功能和特性。
了解输入输出关系和逻辑表达式。
2.逻辑表达式转换：将逻辑表达式转换为布尔代数表达式。
根据布尔代数原理，使用布尔代数运算符对逻辑表达式进行化简和转化。
3.逻辑电路设计：根据逻辑表达式，使用MOS晶体管和电阻等元件设计逻辑电路。
4.原理图绘制：根据逻辑电路设计，使用电路设计软件绘制电路原理图。
将所需的逻辑门、晶体管和电阻等组件进行布局。
5.模拟仿真：使用电路设计软件进行模拟仿真，验证逻辑门的设计是否正确。
通过输入信号，验证输出信号是否符合逻辑表达式。
6.物理布局设计：根据电路原理图和仿真结果，进行逻辑门的物理布局设计。
确保信号传输的最佳路径和减小电路延迟。
7.版图布线：根据物理布局设计，进行电路的版图布线。
将各个组件进行布线，保证信号传输的稳定性和最短路径。
8.工艺制造：根据版图布线，转化为切割、离子注入或敏感处理等工艺制造步骤。
生产出需要的CMOS逻辑门。
CMOS技术在逻辑门设计中具有许多优点，如低功耗、高集成度、高噪声抑制能力等。
CMOS逻辑门由于其优势得到了广泛应用，如在微处理器、数字信号处理器和存储器中。
总之，CMOS组合逻辑门的设计过程包括需求分析、逻辑表达式转换、逻辑电路设计、原理图绘制、模拟仿真、物理布局设计、版图布线和工艺制造等步骤。
CMOS技术在逻辑门设计中具有优越性能，得到了广泛应用。
cmos逻辑电路CMOS逻辑电路是数字电路中最重要的一种电路模型，也是在现代电子设备中普遍应用的电路模型之一。
其名称来源于电路中的两种互补金属氧化物半导体材料，即NMOS和PMOS。
CMOS逻辑电路具有如下优点：功耗低、速度快、噪声小、电路面积小、可靠性高等。
CMOS逻辑电路的组成主要分为以下几步：1.设计逻辑簇首先需要设计一个逻辑簇，即将要实现的电路功能模块。
逻辑簇可采用组合逻辑或时序逻辑设计，并进行模拟验证，保证其正确性和合理性。
此时，需要注意逻辑簇中的布局设计，以及电路中各元器件参数的选取和计算。
2.绘制原理图在确定了逻辑簇的设计之后，需要将其绘制成原理图。
在原理图中，将逻辑簇中各个部分表示为电路元器件，如门、触发器、计数器等，并连接它们。
可以使用常见的原理图软件，如Protel、Altium Designer等进行绘制。
3.模拟仿真在绘制好原理图之后，需要对其进行模拟仿真验证。
通过仿真软件对电路进行仿真实验，验证其能否正常工作和实现设计功能，同时检测电路是否存在问题，并进行优化调整。
4.设计布局在完成了逻辑簇的设计和仿真之后，需要进行布局设计。
布局设计包括电路的物理结构布局、板子尺寸、引脚安排等。
此时，需要考虑电路的散热问题，以及元器件之间的信号干扰等问题。
5.制作PCB板经过以上步骤以后，需要将原理图转换成PCB板图进行制作生产。
这一步需要采用常用的PCB板软件进行设计和加工制作，如PADS、ALLEGRO等。
在制作PCB板时，需要考虑工艺和制造难度，以及电路的性能和可靠性。
总之，CMOS逻辑电路的设计和制作需要耐心和细心，要考虑到各种因素，确保电路的稳定性和可靠性。
只有在多方面技能和知识的积累和应用下，才能成功完成CMOS逻辑电路的设计和制作。
cmos组合逻辑CMOS组合逻辑CMOS组合逻辑是一种基于互补金属氧化物半导体（CMOS）技术的数字逻辑电路。
它由一系列的CMOS门电路组成，用于实现各种逻辑功能，如与门、或门、非门等。
CMOS组合逻辑具有低功耗、高噪声抑制能力和高集成度等优点，因此在现代集成电路设计中得到广泛应用。
CMOS组合逻辑的基本单元是CMOS门电路，它由一个PMOS （P型金属氧化物半导体）和一个NMOS（N型金属氧化物半导体）晶体管组成。
PMOS的源极连接到正电源，NMOS的源极连接到地，两个晶体管的栅极相连，构成了CMOS门电路的输入端，而两个晶体管的漏极相连，构成了CMOS门电路的输出端。
CMOS组合逻辑的输入信号通过CMOS门电路的输入端进入，经过晶体管的驱动，最终输出到CMOS门电路的输出端。
不同的CMOS门电路通过晶体管的连接方式和工作状态的不同，实现了不同的逻辑功能。
与门是CMOS组合逻辑中最简单的一种逻辑门电路，它有两个输入端和一个输出端。
当且仅当两个输入信号同时为高电平时，输出信号才为高电平；否则输出信号为低电平。
与门的输入信号经过NMOS晶体管的驱动，当且仅当两个输入信号同时为高电平时，NMOS晶体管导通，输出端为低电平；否则NMOS晶体管截止，输出端为高电平。
同时，PMOS晶体管的工作状态与NMOS晶体管相反，实现了逻辑功能的与运算。
与门的逻辑功能可以通过串联多个与门电路来实现更复杂的逻辑功能，如与非门、与或非门等。
与非门是由一个与门和一个非门组成的，当且仅当输入信号为低电平时，输出信号为高电平；否则输出信号为低电平。
与非门的输入信号经过与门的驱动，当两个输入信号同时为高电平时，与门的输出为低电平，通过非门的反向作用，最终输出端为高电平。
或门是CMOS组合逻辑中另一种常见的逻辑门电路，它有两个输入端和一个输出端。
当两个输入信号中至少一个为高电平时，输出信号为高电平；否则输出信号为低电平。
或门的实现与与门类似，只是晶体管的连接方式有所不同，通过调整晶体管的工作状态，实现逻辑功能的或运算。
GDOU-B-11-112广东海洋大学学生实验报告书（学生用表)实验名称组合和逻辑电路的设计课程名称电工学课程号学院(系)专业班级学生姓名学号实验地点实验日期一、实验目的掌握组合逻辑电路的设计与测试方法二、实验原理使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。
设计组合电路的一般步骤如图12－1所示。
图12－1 组合逻辑电路设计流程图根据设计任务要求建立输入、输出变量，并列出真值表。
然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。
并按实际选用逻辑门类型修改逻辑表达式。
根据简化后的逻辑表达式，画出逻辑图，用器件构成逻辑电路。
最后，用实验来验证设计的正确性。
三、实验设备与器件序号名称型号与规格数量1 直流电源+5V 12 逻辑电平开关3 逻辑电平显示器 14 CC4011（74LS00）、74LS54（CC4085)各25 CC401274LS20） 3四、实验内容（一）、设计要求用“与非”门设计一个三人表决电路。
当三个输入端中有两个或三个为“1”时，输出端才为“1”，即指示灯亮。
（二）、实验要求1、根据控制要求写出真值表和逻辑表达式；2、画出用与非门（学生自选）实现其逻辑功能的逻辑电路图，并交实验指导教师审阅；3、经实验指导教师审阅后，按逻辑电路图接线并带上负载（指示灯），调试电路，应满足设计要求。
五、实验预习要求1、根据实验要求设计组合电路，并根据所给的标准器件画出逻辑图。
2、如何用最简单的方法验证“与或非”门的逻辑功能是否完好？答：与非门，有零出一，双一出零只要将其一端接高电平，另一端来1时出0，来0时出1即可。
或非门反之，将一端接低电平另一端来1出0，来0时出1，即非。
3、“与或非”门中，当某一组与端不用时，应作如何处理？答：对于本实验，可以悬空，也可以置“1”，但是如果是CMOS要接地。
六、实验报告1、根据设计要求，写出实验的设计过程，画出设计的电路图。
2、通过对所设计的电路进行实验测试，记录测试结果。
第一章绪论一、填空题1、根据集成度的不同，数字集成电路分位以下四类：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路。
2、二进制数是以2为基数的计数体制，十六体制数是以16为基数的计数体制。
3、二进制数只有0和1两个数码，其计数的基数是2，加法运算的进位规则为逢二进一。
4、十进制数转换为二进制数的方法是：整数部分用除2取余法，小数部分用乘2取整法，十进制数23.75对应的二进制数为10111.11。
5、二进制数转换为十进制数的方法是各位加权系数之和，二进制数10110011对应的十进制数为179。
6、用8421BCD码表示十进制时，则每位十进制数可用四位二进制代码表示，其位权值从高位到低位依次为8、4、2、1。
7、十进制数25的二进制数是11001，其对应的8421BCD码是00100101。
8、负数补码和反码的关系式是：补码=反码+1。
9、二进制数+1100101的原码为01100101，反码为01100101，补码为01100101。
-1100101的原码为11100101，反码为10011010，补码为10011011。
10、负数-35的二进制数是-100011，反码是1011100，补码是1011101。
二、判断题1、二进制数有0~9是个数码，进位关系为逢十进一。
（）2、格雷码为无权码，8421BCD码为有权码。
（√）3、一个n位的二进制数，最高位的权值是2^n+1。
（√）4、十进制数证书转换为二进制数的方法是采用“除2取余法”。
（√）5、二进制数转换为十进制数的方法是各位加权系之和。
（√）6、对于二进制数负数，补码和反码相同。
（）7、有时也将模拟电路称为逻辑电路。
（）8、对于二进制数正数，原码、反码和补码都相同。
（√）9、十进制数45的8421BCD码是101101。
（）10、余3BCD码是用3位二进制数表示一位十进制数。
（）三、选择题1、在二进制技术系统中，每个变量的取值为（A）A、0和1B、0~7C、0~10D、0~F2、二进制权值为（B ）A、10的幂B、2的幂C、8的幂D、16的幂3、连续变化的量称为（B ）A、数字量B、模拟量C、二进制量D、16进制量4、十进制数386的8421BCD码为（B）A、0011 0111 0110B、0011 1000 0110C、1000 1000 0110D、0100 1000 01105、在下列数中，不是余3BCD码的是（C ）A、1011B、0111C、0010D、10016、十进制数的权值为（D ）A、2的幂B、8的幂C、16的幂D、10的幂7、负二进制数的补码等于（D ）A、原码B、反码C、原码加1D、反码加18、算术运算的基础是 （ A ）A 、加法运算B 、减法运算C 、乘法运算D 、除法运算9、二进制数-1011的补码是 （ D ）A 、00100B 、00101C 、10100D 、1010110、二进制数最高有效位（MSB ）的含义是 （ A ）A 、最大权值B 、最小权值C 、主要有效位D 、中间权值第二章 逻辑代数基础一、填空题1、逻辑代数中三种最基本的逻辑运算是与运算、或运算、非运算。
第四章CMOS组合逻辑电路设计I －静态CMOS逻辑门电路第一节互补CMOS逻辑门的结构及性能第二节互补CMOS逻辑门的设计第三节类NMOS电路（有比电路）第四节传输门逻辑电路第五节差分CMOS逻辑电路（有比电路）第一节静态互补CMOS逻辑电路的结构及性能一、静态CMOS逻辑电路的结构二、静态CMOS逻辑电路的性能A B CV DDYFFF=(BA C,,)P MOSNMOS一、静态CMOS逻辑电路的结构PUNPDNPUN：pull up net上拉网络PMOSPDN：pull down net下拉网络NMOSPUN、PDN为双重网络设计时需保证，无论什么输入，仅有一个网络在稳定状态下导通。
静态CMOS 逻辑门特点1）带“非”的逻辑功能input: x1,x2, (x)output: 2）逻辑函数F(x1,x2,……,xn)决定于管子的连接关系。
NMOS ：PMOS ：串与并或串或并与),2,1(Xn X X F Y ⋅⋅⋅=3）每个输入信号同时接一个NMOS 管和一个PMOS 管的栅极, n 输入逻辑门有2n 个管子。
4）静态CMOS 逻辑门保持了CMOS 反相器无比电路的优点。
高噪声容限，VOH 、VOL 分别为VDD 和GNDABA + BA BA • BNMOS串与并或F1F2F1F2F =F1F2+F =F1F2A BCF =A B CABCF =A B C++A B A • BA BA B F001011101110AB例：CMOS与非门A •B = A + B[!(A • B) = !A + !B or!(A & B) = !A | !B]A +B = A • B[!(A + B) = !A • !B or !(A | B) = !A & !B]例：CMOS 或非门A + BAB A B F 00101010011ABA BExample:Y=A(B+C)+DY=A(B+C)+DY=A(B+C)+DAAAB B BCCCDDDV DD二、静态CMOS 逻辑电路的性能高噪声容限：V OH 、V OL 分别为VDD 和GND ，输出电平与器件尺寸无关，无比电路 无静态功耗：VDD 和GND （VSS ）之间没有直流通路 在合适的设计时上升、下降时间几乎相同通常空穴迁移率<电子迁移率，需要根据μn/μp 将pMOS 的尺寸加宽 在复杂的组合逻辑门中，性能与输入信号的具体情况有关，即PUN 、PDN 中的电阻是输入信号的函数，分析难度加大，通常分析最坏情况，可以用等效反相器及开关模型去分析。
AR eqAR pAR n C LAC LB R nAR p BR pAR nC intBR pAR p AR n BR n C LC intNAND2INVNOR2开关模型例CMOS 与非门的分析ABY V DDA BYA B Y 000001111111=A .BM M M N1M N2P2P1直流电压传输特性使用等效反相器方法分析分两种情况：1. 两个输入信号同步2. 两个输入信号不同步注意：对不同输入状态，等效反相器参数不同。
C LB R n AR p BR pAR n C int1. 两个输入信号同步212121P P Peff N N N N NeffK K K K K K K K +=+∙=V DDV DDV V outV out K K K K K K PPPNNN eff eff =2=K K N inV inP P/ 2effT P DD eff T N V V V it V ββ+++=1)(()02/244ββ====NP N P Neff P eff K K K K K K eff 同步情况下逻辑阈值电平021)(2ββ+++=T P DD T N V V V it V2. 两个输入信号不同步B 固定在V DD ，Y 随A 的关系A 固定在V DD ，Y 随B 的关系等效反相器022ββ===N P NeffPeff eff K K K K 0021)(2ββ+++=T P DD T N V V V it V二输入与非门的直流电压传输特性A B A • BA B由于衬底偏置效应使M2的阈值大于M1的M2M1ABn 输入与非门2ββn NeffP eff K K eff ==n 个信号输入同步时n 个信号输入不完全同步时有（n －1）种情况peff p K nK =/Neff N K K n=n 输入与非门的直流电压传输特性DDn NHM DD NLM V v V V v V ⋅-=⋅=)1(100001)1(1)1(1βαβαβαβαn n n n n P N P N v v +-++-+==K 导电因子βo CMOS 比例因子12eff oxWK C Lμ=/K K β=归一电平TDDV V α=噪声容限小于V DD /2瞬态特性近似估算：t PHL t PLH()/LDDeff fall rise C mV βM 常数，一般为2－4()/eff fall rise βPUN 或PDN 的有效比例因子CL 门可见的负载电容：•门自加载的，由门中MOSFET 尺寸定•连接门的MOSFET 的尺寸和数量•门和它驱动的门之间的连线电容RC LRC电路的延迟若电路中只有R和C并在输入端加阶跃信号0.69RC•延迟和输入信号相关•Low －high 变化–两个输入同时变低•t pLH －0.69 R p /2 C L–只有一个输入变低•t pLH －0.69 R p C L•High －low 变化•两个输入同时变高•t pLH －0.69 2R n C LC LB R n AR p BR p AR n C intNAND 的延迟估计1t RCoutDD V V e -⎛⎫=- ⎪⎝⎭第二节互补CMOS逻辑门的设计一、电路和版图设计二、组合逻辑门的优化设计三、常见的组合逻辑电路一、电路和版图设计先设计PDN 串与并或利用子单元间的关系得到PUN 串或并与F＝A(B+C)+D+baoutba outVDDGND tub ties版图设计NAND的版图版图设计NOR的版图baouta boutVDDGNDtub ties组合逻辑门的版图设计方法：1、画图（n 图和p 图）－2、找欧拉通路－3、求有相同标记的p 和n 欧拉通路－4、若找不到满足3的通路，则用单独的欧拉通路以达到3的要求。
（标记每个点上栅信号标号的次序）目标：将门以最少的端点数目实现连接1、画图把CMOS 电路图变换成符号图每个点对应与一条源漏连线每个边对应与一MOSFET ，可以用对应的栅信号命名nMOS 和pMOS 分别对应两个图，n 图和p 图反映了MOSFET 的连接若两条边是相接的，则可共享一个源漏连线并可合并对接3、求有相同标记的p和n欧拉通路2、找欧拉通路若p图和n图中都存在着包含所有边的一个序列，则该序列称为欧拉（Euler）通路，并且该序列的标记相同，，则这个门可以设计成不间断的扩散行。
Euler path: a path through all nodes in the graph suchthat each edge is visited once and only once. 一笔画jV DDXX iGNDABCC ABX = !(C • (A + B))BACijA B C例PDNPUNC ABX = !(C • (A + B))BACijjV DDXX iGNDABCPUNPDNA B Cj V DDXXiGNDABCA B C相同标记的欧拉通路有些电路找不到相同标记的欧拉通路x = !(a + bc + de)A B CXVDD GNDSingle-Line-of-Diffusion LayoutCA BX = !(C • (A + B)) BACijStick DiagramsC •(A + B)XCABABCXV DDGNDV DDGND Single-Line-of-Diffusion LayoutDiffusionsV DDXXGNDABCPUNPDNDC ABX = !((A+B)•(C+D))BA DC D A B C DBA DVDDGND CXCA BX = !((A+B)•(C+D))BADCDABCDxabcd V DDxxabcdV DDx(a b c d }cd x V DDGNDb c d }bx = ab+cd二、组合逻辑门的优化设计1.减小面积优化设计2. 提高噪声容限3. 提高速度CMOS与非门、或非门设计可能的设计方法1.减小面积所有管子取相同尺寸－没有考虑μp< μn，Rp＝2Rn＝2R，N输入NAND和N输入NOR的总面积在2nWL的量级，N输入NAND N输入NORtPLH＝0.69RpCL=2x0.69RCL tPLH=0.69NRpCL=2x0.69NRpCL tPHL＝0.69NRnCL=Nx0.69RCL tPLH＝0.69RnCL=0.69RCL NAND的速度更快一些!2. 使NMOS管和PMOS管有相同的导电因子K N=K P, W P=2W N 考虑了μp< μn，W P=2W N，Rp＝Rn＝R，N输入NAND和N输入NOR的总面积在3NWL的量级，N输入NAND N输入NORtPLH＝0.69RpCL=0.69RCL tPLH=0.69nRpCL=Nx0.69RCL tPHL＝0.69NRnCL=Nx0.69RCL tPLH＝0.69RnCL=0.69RCL 高、低电平传输延迟时间不对称CMOS与非门、或非门设计可能的设计方法3. 取串联管子增大n倍的设计n输入NAND ，NMOS串联n输入NOR PMOS串联WN＝nW，WP＝W WP＝nW，WN＝WA＝（n2＋n）WL A＝（n2＋n）WLtPLH＝0.69RpCL=2x0.69RCL tPLH=0.69nRpCL=2x0.69RCL tPHL＝0.69nRnCL=0.69RCL tPLH＝0.69RnCL=0.69RCL 高、低电平传输延迟时间不对称，但速度改善了4. 全对称设计KNeff =KPeffn输入NAND ，NMOS串联n输入NOR PMOS串联WN＝nW，WP＝2W WP＝n2W，WN＝WA＝（n2＋2n）WL A＝（2n2＋n）WLtPLH＝0.69RpCL=0.69RCL tPLH=0.69nRpCL=0.69RCL tPHL＝0.69nRnCL=0.69RCL tPLH＝0.69RnCL=0.69RCL 高、低电平传输延迟时间对称，速度改善，但与非门较或非门省面积尽可能使用与非门！！！DABCDABC 12224488OUT = D + A • (B + C)逻辑门的扇入和扇出扇入fan in－门的输入路径的数目扇出fan out－被该逻辑门的输出驱动的输入门的数目逻辑门的延迟时扇入和扇出的函数DC B A DC B A C LC 3C 2C 1可以近似采用分布电容模型t pHL = 0.69 R eqn (C 1+2C 2+3C 3+4C L )最坏情况下，延迟随扇入的增加，呈平方律地增加扇入的考虑fan in通常应该避免扇入大于4的逻辑门MOSFET 尺寸的影响DABCDABC 12224488OUT = D + A • (B + C)增大MOSFET 的W/L 增大充放电电流加大寄生电容提高速度的方法IIn NC LC 3C 2C 1In 1In 2In 3M1M2M3MNM1 > M2 > M3 > … > MN 离输出越近的MOSFET 尺寸越小！大扇入时，M1必须传送总电容（C1＋C2＋…＋CL ）放电电流，因此顺序安排M1－MN 的尺寸使之递减，有助于提高速度按大小排列晶体管以优化延迟DC B AC 3C 2C 144444567提高速度的方法II•合理安排输入信号的顺序–当所有的输入信号不是同时到达时关键信号－所有输入信号中最后稳定的信号关键路径－决定逻辑电路速度的路径，一般是关键信号所控制的路径使关键路径的晶体管靠近逻辑门的输出可以加快速度C 2C 1In 1In 2In 3M1M2M3CLC 2C 1In 3In 2In 1M1M2M3CLcritical pathcritical path 10→11110→1charged charged 提高速度的方法II使关键路径的晶体管靠近逻辑门的输出可以加快速度延迟取决于CL ＋C1＋C2的放电延迟取决于CL 的放电提高速度的方法III •改变门的逻辑设计F = ABCDEFGH✓尽可能使用与非门，特别是在高速电路中✓通常应该避免扇入大于4的逻辑门✓合理安排尺寸，离输出越近的MOSFET尺寸越小✓合理安排顺序，使关键路径的晶体管靠近逻辑门的输出✓在高扇入和大输出间，增加逻辑级数或缓冲，使各级的effort （h）大致相同V DDAA C C BBDDYY=AB+CD三、常见的组合逻辑电路与－或－非门AOI。
