集成电路制造技术-半导体原理与工艺课后习题答案

常用术语翻译active region 有源区2.active component有源器件3.Anneal退火4.atmospheric pressure CVD (APCVD) 常压化学气相淀积5.BEOL（生产线）后端工序6.BiCMOS双极CMOS7.bonding wire 焊线，引线8.BPSG 硼磷硅玻璃9.channel length沟道长度10.chemical vapor deposition (CVD) 化学气相淀积11.chemical mechanical planarization (CMP)化学机械平坦化12.damascene 大马士革工艺13.deposition淀积14.diffusion 扩散15.dopant concentration掺杂浓度16.dry oxidation 干法氧化17.epitaxial layer 外延层18.etch rate 刻蚀速率19.fabrication制造20.gate oxide 栅氧化硅21.IC reliability 集成电路可靠性22.interlayer dielectric 层间介质（ILD）23.ion implanter 离子注入机24.magnetron sputtering 磁控溅射25.metalorganic CVD(MOCVD)金属有机化学气相淀积26.pc board 印刷电路板27.plasma enhanced CVD(PECVD) 等离子体增强CVD28.polish 抛光29.RF sputtering 射频溅射30.silicon on insulator绝缘体上硅（SOI）第一章半导体产业介绍1. 什么叫集成电路？写出集成电路发展的五个时代及晶体管的数量？(15分)集成电路：将多个电子元件集成在一块衬底上，完成一定的电路或系统功能。

集成电路芯片/元件数产业周期无集成 1 1960年前小规模(SSI) 2到50 20世纪60年代前期中规模(MSI) 50到5000 20世纪60年代到70年代前期大规模(LSI) 5000到10万 20世纪70年代前期到后期超大规模(VLSI) 10万到100万 20世纪70年代后期到80年代后期甚大规模(ULSI) 大于100万 20世纪90年代后期到现在2. 写出IC 制造的５个步骤？(15分)Wafer preparation(硅片准备)Wafer fabrication (硅片制造)Wafer test/sort (硅片测试和拣选)Assembly and packaging (装配和封装)Final test(终测)3. 写出半导体产业发展方向？什么是摩尔定律？(15分)发展方向：提高芯片性能——提升速度(关键尺寸降低,集成度提高,研发采用新材料)，降低功耗。

4.从原子扩散的角度举例说明氧化增强扩散和氧化阻滞扩散的机理。
氧化增强扩散机理：硅氧化时，在 Si-SiO2 界面附近产生了大量的间隙 Si 原子，过剩的间 隙 Si 原子可以和替位 B 相互作用，从而使原来处于替位的 B 变为间隙 B。当间隙 B 的近邻 晶格没有空位时，间隙 B 就以间隙方式运动；如果间隙 B 的近邻晶格出现空位时，间隙 B 又可以进入空位变为替位 B。这样，杂质 B 就以替位-间隙交替的方式运动，其扩散速度比 单纯的替位式扩散要快。 氧化阻滞扩散 机理： 用锑代替硼的扩散实验表明，氧化区正下方锑的扩散结深小于保护区 下方的扩散结深，说明在氧化过程中锑的扩散被阻滞。这是因为控制锑扩散的主要机制是空
3.杂质原子的扩散方式有几种？它们各自发生的条件是什么？
答：杂质原子的扩散方式主要有替位式和间隙式两大类。其中替位式分为交换式和空位式。 交换式是由于相邻两原子有足够高的能量，互相交换位置；空位式是由于有晶格空位，相邻 原子能够移动过来。间隙式分为挤出机制和 Frank-Turnbull 机制，挤出机制中，杂质原子踢 出晶格位置上的原子，进入晶格位置；Frank-Turnbull 机制中，杂质原子以间隙的方式进行 扩散运动，遇到空位可被俘获，成为替位杂质。
菲克第二定律表达式为：
针对不同边界条件求出该方程的解，可得出杂质浓度 C 的分布，即 C 与 x，t 的关系。
6.分别写出恒定表面源扩散和有限表面源扩散的边界条件、初始条件、扩散杂质 的分布函数，简述这两种扩散的特点。
答：（1）恒定表面源扩散 边界条件： 初始条件： 扩散杂质的分布函数，服从余误差分布
特点： 杂质分布形式：表面杂质浓度 Cs；时间、温度与扩进杂质总量； 结深：温度、时间与结深； 杂质浓度梯度：Cs 越大或 D 越小的杂质，扩散后的浓度梯度将越大。

第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。

第2章 集成电路中的晶体管及其寄生效应复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r ，其图形如图题2.2 所示。

提示：先求截锥体的高度up BL epi m c jc epi T x x T T -----=然后利用公式： b a a b WL T r c -∙=/ln 1ρ ， 212∙∙=--BL C E BL S C W L R r ba ab WL Tr c -∙=/ln 3ρ 321C C C CS r r r r ++=注意：在计算W 、L 时, 应考虑横向扩散。

2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大?答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。

2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。

给出设计条件如下：答： 解题思路⑪由0I 、α求有效发射区周长Eeff L ；⑫由设计条件画图①先画发射区引线孔；②由孔四边各距A D 画出发射区扩散孔；③由A D 先画出基区扩散孔的三边；④由B E D -画出基区引线孔；⑤由A D 画出基区扩散孔的另一边；⑥由A D 先画出外延岛的三边；⑦由C B D -画出集电极接触孔；⑧由A D 画出外延岛的另一边；⑨由I d 画出隔离槽的四周；⑩验证所画晶体管的CS r 是否满足V V O L 4.0≤的条件，若不满足，则要对所作的图进行修正，直至满足V V O L 4.0≤的条件。

（CS C O L r I V V 00ES += 及己知V V C 05.00ES =）第3章 集成电路中的无源元件复 习 思 考 题3.3 设计一个4k Ω的基区扩散电阻及其版图。

光刻 NMOS 管源漏区→NMOS 管源漏区磷注入
光刻 PMOS 管源漏区→PMOS 管源漏区硼注入
BPSG 沉积回流/增密
电子科技大学微电子与固体电子学院
2013 年 5 月 8 日
光刻接触孔BPSG 刻蚀
溅射 Si-Al-Cu→光刻金属互连刻蚀 Si-Al-Cu
该截面实际无压焊窗口，此图仅为示意，压焊窗口版图为一些亮区方块 SiO2 和 SiN 钝化层沉积→光刻压焊窗口→SiO2 和 SiN 刻蚀合金化退火 4. 什么是浅槽隔离 STI？（即简要描述浅槽隔离 STI） ，它取代了什么工艺？ 浅槽隔离是在衬底上通过刻蚀槽、 氧化物填充及氧化物平坦化等步骤， 制作晶体管有源区之 间的隔离区的一种工艺。它取代了 LOCOS 隔离工艺。
N MAX 0.4 0.4 5 1015 cm2 9.7 1020 cm3 RP 207 A
exp t kT
x j RP RP 2 ln N MAX N B 582 A 207 A 2 ln 9.7 1020 cm 3 1016 cm 3 1574 A
电子科技大学微电子与固体电子学院
2013 年 5 月 8 日
步骤：等离子体形成、高能氩离子轰击金属靶材、金属原子溅射、金属原子输运、金属原子 沉积、尾气排出。 优点：台阶覆盖能力相对好、能沉积合金材料、能进行原位溅射刻蚀（反溅） 2. 列出集成电路金属互连对金属的 7 种要求。 电阻率低、电流密度高；粘附性好、接触电阻低；易于沉积、间隙填充好（大马士革） ；易 于刻蚀、易于平坦化（大马士革） ；抗温循性能好（延展性好） ；抗腐蚀性能好；抗应力性能 好。 3. 现代集成电路用铜互连取代铝互连的原因是什么？简要描述大马士革工艺的流程。 原因：铜电导率更低可以降低 RC 延迟；铜抗电迁移能力更好。 大马士革工艺流程：层间介质沉积和图形化、金属填隙、金属平坦化 CMP。 4. 列出硅化物的 3 个作用。 降低器件寄生电阻；降低接触电阻；作为金属与硅之间的粘合剂。 第五章作业 1. 请写出光刻的 8 个基本步骤 气相成底模、涂胶、软烘、对准和曝光、曝光后烘焙、显影、坚膜、显影后检查。 2. 请列出软烘的至少 2 个作用 去除溶剂从而： 改善胶的粘附性、 优化胶的光吸收特性和显影能力、 缓解涂胶时产生的应力、 防止曝光时挥发污染设备。 3. 已知接触孔版图图形为一些小方块，如果使用正胶，掩膜版应该是暗版还是亮版？ 暗版。 接触孔处待刻蚀层材料应该去除， 因此不应被光刻胶覆盖， 因此该处光刻胶应曝光 （正胶） ， 因此版图图形为透光部分，而其他部分为不透光部分，故为暗版。 4. 已知某台分步重复光刻机的紫外光源波长为 248nm、光学系统的数值孔径为 0.7、工艺 因子为 0.7，试计算该设备光刻的分辨率和焦深。 分辨率：R=kλ/NA=0.7*248nm/0.7=248nm 焦深：DOF=λ/2(NA)2=248nm/(2×0.72)=253nm 第六章作业 1. 为什么现代集成电路工艺多采用干法刻蚀？ 干法刻蚀各向异性，可以实现图形精确转移。 2. 待刻蚀层厚度为 5000A，待刻蚀层与掩膜层选择比为 5:1，待刻蚀层与刻蚀终止层选择比 为 10:1，过刻蚀时间为 20%，请问需要掩膜层的最小厚度是多少？刻蚀终止层的刻蚀深度 是多少？ 掩膜层厚度：5000A/(5:1)*(1+20%)=1200A 刻蚀终止层的刻蚀深度：5000A/(10:1)*20%=100A 3. 描述反应离子刻蚀的机理。 反应离子刻蚀属于物理和化学混合刻蚀。 ①进入真空反应室的刻蚀气体在射频电场的作用下分解电离形成等离子体， 等离子体由高能 电子、反应正离子、自由基、反应原子或原子团组成。 ②反应室被设计成射频电场垂直于被刻蚀样片表面且射频电源电极 （称为阴极） 的面积小于 接地电极（称为阳极）的面积时，在系统的电源电极上产生一个较大的自偏置电场。 ③等离子体中的反应正离子在自偏置电场中加速得到能量轰击样片表面， 这种离子轰击不仅 对样片表面有一定的溅射作用形成物理刻蚀， 而且提高了表面层自由基和反应原子或原子团 的化学活性，加速与样片的化学反应。 ④由于离子轰击的方向性，遭受离子轰击的底面比未遭受离子轰击的侧面的刻蚀要快得多，