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数电实验报告：计数器及其应用-计数器应用实验报告

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数字电子技术实验报告

实验四：计数器及其应用

一、实验目的：

1、 熟悉常用中规模计数器的逻辑功能。

2、 掌握二进制计数器和十进制计数器的工作原理和使用方法。

二、实验设备：

1、 数字电路实验箱；

2、 74LS90。

三、实验原理：

1、 计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时具有分频功能。计数器按计数进制分有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。

2、 74LS90是一块二-五-十进制异步计数器，外形为双列直插，NC表示空脚，不接线，它由四个主从JK触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。在74LS90计数器电路中，设有专用置“0”端R0（1），R0（2）和置“9”端S9（1）S9（2）。。其中前两个为异步清0端，后两个为异步置9端。CP1, CP2为两个时钟输入端；Q0 ~Q3为计数输出端。当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；从CP2引入，Q3输出为五进制。时钟从CP1引入，二Q0接CP1,则Q3Q2Q1Q0输出为十进制（8421码）；时钟从CP2引入，而Q3接CP1，则Q0Q3Q2Q1输出为十进制（5421码）。

四、实验原理图及实验结果：

1、 实现0～9十进制计数。

1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）

2）实验结果：

解码器上依次显示0~9十个数字。

2、实现六进制计数。

1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）

2）实验结果：解码器上依次显示0~5六个数字。

3、 实现0、2、4、6、8、1、3、5、7、9计数。

1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）

2）实验结果：

解码器上依次显示0、2、4、6、8、1、3、5、7、9十个数字。

五、实验结果分析：

1、 实验要求实现0~9十进制计数，结合实验结果知所设计的电路符合要求。

2、 实验要求实现六进制计数，结合实验结果知所设计的电路符合要求。

3、 实验要求实现0、2、4、6、8、1、3、5、7、9计数，结合实验结果知所设计的电路符合要求。

六、实验心得体会：

通过这次实验，我对74LS90有了一定的了解，并会用它来实现一些功能，在实验的过程中我遇到了一些问题，但后来在同学和老师的帮助下还是顺利的完成了实验，我学到了很多；通过这次实验，我对5421码掌握的更好了。

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实验九任意模值计数器的设计与应用实验报告

实验九任意模值计数器的设计与应用实验报告

实验九 任意模值计数器的设计与应用

班级： 姓名： 学号： 实验台： 实验日期：

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第 1 页 共 1 页 一．实验目的

1、掌握清零法和置数法设计任意模值计数器的原理和设计方法

2、学会用74160设计任意模值计数器

二．实验仪器

1.仪器：EDA实验箱和电脑QuartusII软件

三．实验内容

1、 利用清零法设计六进制计数器（显示0-5）

仿真截图：

下载结果：

2、利用置数法设计六进制计数器（显示1-6）

仿真截图：

下载结果：

3、用74160模块设计从21计到80的计数器（显示21-80）

仿真截图：

下载结果：

数电 计数器实验报告

数电 计数器实验报告

试验七 计数器

李泽 电子信息科学与技术 2008118038

一、 试验目的

1． 掌握中规模集成计数器74LS160,161的逻辑功能及使用方法。

2． 掌握74LS160计数器的级联方法。

3． 学习用中规模集成计数器实现任意进制计数器。

二、 试验器材74LS161 74LS00 74LS160

三、 试验原理见讲义

四、 试验内容

1． 用74LS161设计模13计数器，并用数码管显示试验结果。

2． 设计用3位数码管指示的60进制计数器，并用3只开关控制计数器数据保持，计数及清0功能。

3试设计一个可控分频器，使分频比可为1/2,1/3，1/4,1/5,1/6,1/7,1/8,1/9变化，CP脉冲的分频结果用示波器指示，分频值用数码管指示。

4、进出管理统计

数电实验 计数器及其应用

数电实验 计数器及其应用

实验四 计数器及其应用

一、实验目的

1、掌握中规模集成计数器的使用及功能测试方法

2、运用集成计数计构成1/N分频器

二、实验原理

计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

1、中规模十进制计数器

CC40192（74LS192）是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图9－2所示。

图9－2 CC40192引脚排列及逻辑符号

图中 LD—置数端 CPU—加计数端 CPD —减计数端

CO—非同步进位输出端 BO—非同步借位输出端

D0、D1、D2、D3 —计数器输入端

Q0、Q1、Q2、Q3 —数据输出端 CR—清除端

CC40192（同74LS192，二者可互换使用）的功能如表9－1，说明如下：

表9－1 输 入 输 出

CR LD CPU CPD D3 D2 D1 D0 Q3 Q2 Q1 Q0

1 × × × × × × × 0 0 0 0 0 0 × × d c b a d c b

a

0 1 ↑ 1 × × × × 加 计 数

0 1 1 ↑ × × × × 减 计 数

当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。

当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。

当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表9－2为8421码十进制加、减计数器的状态转换表。

北京科技大学数电实验四 Quartus II集成计数器及移位寄存器应用

北京科技大学数电实验四 Quartus II集成计数器及移位寄存器应用

1 / 13 北京科技大学实验报告

学院： 高等工程师学院 专业： 自动化（卓越计划） 班级：自E181

姓名： 杨威 学号： 41818074 实验日期：2020 年5月26日

一、实验名称： 集成计数器及其应用 1、实验内容与要求 （1）用74161和必要逻辑门设计一个带进位输出的10进制计数器，采用同步置数方法设计； （2）用两个74161和必要的逻辑门设计一个带进位输出的60进制秒计数器； 2、实验相关知识与原理 （1）74161是常用的同步集成计数器，4位2进制，同步预置，异步清零。 引脚图

功能表

2 / 13 其中X代表任意状态，。 3、10进制计数器 （1）实验设计 1）确定输入/输出变量 输入变量：时钟信号CLK、复位信号CLRN； 输出变量：计数输出QD、QC、QB、QA，进位输出RCO，显示译码输出OA、OB、OC、OD、OE、OF、OG 2）计数范围：0000-1001 3）预置数值：0000 4）置数控制端LDN：计数到1001时输出低电平 5）进位输出RCO：计数到1001时输出高电平 画出如下状态转换表： CP QDQCQBQA 0 0000 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 7 1000 9 1001 10 0000 （2）原理图截图 3 / 13 （3）实验仿真 仿真波形如下

功能验证表格 CLRN

QD QC QB QA RCO 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 4 / 13 1 1 0 0 1 1 1 0 0 0 0 0 4、60进制秒计数器 （1）实验设计 1）确定输入/输出变量 输入变量：时钟信号CLK、复位信号CLRN； 输出变量：计数十位输出QD2、QC2、QB2、QA2和计数个位输出QD1、QC1、QB1、QA1，进位输出RCO 2）计数范围：0000 0000-0101 1001 3）预置数值：0000 0000 4）置数控制端LDN1（个位）：计数到0101 1001时输出低电平 5）清零端CLRN2（十位）：计数到0110时输出低电平 6）ENT：个位计数到1001时输出高电平 7）进位输出RCO：计数到1001时输出高电平 画出如下状态转换表 CP QD2QC2 QB2QA2 QD1QC1 QB1QA1 CP QD2QC2 QB2QA2 QD1QC1 QB1QA1 CP QD2QC2 QB2QA2 QD1QC1 QB1QA1 0 0000 0000 20 0010 0000 40 0100 0000 1 0000 0001 21 0010 0001 41 0100 0001 2 0000 0010 22 0010 0010 42 0100 0010 3 0000 0011 23 0010 0011 43 0100 0011 4 0000 0100 24 0010 0100 44 0100 0100 5 0000 0101 25 0010 0101 45 0100 0101 6 0000 0110 26 0010 0110 46 0100 0110 7 0000 0111 27 0010 0111 47 0100 0111 8 0000 1000 28 0010 1000 48 0100 1000 9 0000 1001 29 0010 1001 49 0100 1001 10 0001 0000 30 0011 0000 50 0101 0000 11 0001 0001 31 0011 0001 51 0101 0001 12 0001 0010 32 0011 0010 52 0101 0010 13 0001 0011 33 0011 0011 53 0101 0011 14 0001 0100 34 0011 0100 54 0101 0100 5 / 13 15 0001 0101 35 0011 0101 55 0101 0101 16 0001 0110 36 0011 0110 56 0101 0110 17 0001 0111 37 0011 0111 57 0101 0111 18 0001 1000 38 0011 1000 58 0101 1000 19 0001 1001 39 0011 1001 59 0101 1001 60 0000 0000 （2）设计原理图截图