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数字电子技术基础简明教程 第七章 CH71

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数字电子技术基础简明教程(第三版)全

数字电子技术基础简明教程(第三版)全

三、二进制代码 编码： 用二进制数表示文字、符号等信息的过程。 二进制代码： 编码后的二进制数。
二-十进制代码：用二进制代码表示十个数字符号 0 ~ 9，又称为 BCD 码（Binary Coded Decimal ）。 8421码 2421码 5211码
几种常见的BCD代码： 余 3 码 余 3 循环码
Y2 1 0 1 0 11 0 0
& ≥1
Y3
(真值表略)
(4) 异或运算 A
=1
(Exclusive—OR) B
Y4 = A ⊕ B = AB + AB
(5) 同或运算 (异或非)
(Exclusive—NOR)
Y5 = A ⊕ B A =1 B
= AB + AB A=
= A⊙B B
Y4
A B Y4 00 0
10 1 11 1
（3）非运算：
真
A
Y
值
0
1
表
1
0
逻辑函数式 Y = A + B 逻辑符号
A B
≥1 Y 或门（OR gate)
逻辑函数式 逻辑符号
Y= A
A1
Y 非门（NOT gate)
二、逻辑变量与逻辑函数及常用复合逻辑运算
1. 逻辑变量与逻辑函数 逻辑变量：在逻辑代数中，用英文字母表示的变量称
¾ 1.3.1 几种表示逻辑函数的方法 ¾ 1.3.2 几种表示方法之间的转换
基本概念
一、逻辑代数（布尔代数、开关代数）
逻辑： 事物因果关系的规律
逻辑函数: 逻辑自变量和逻辑结果的关系 Z = f ( A, B, C L)
逻辑变量取值：0、1 分别代表两种对立的状态

精品课件-数字电子技术-第7章

精品课件-数字电子技术-第7章

(D3 23 +D2
22
+D121+D0 20 )
（7.1.2）
第7章 数/模(D/A)与模/数(A/D)转换器
对于n位输入的权电阻网络D/A转换器， 当负反馈电阻取 为R/2时， 输出电压为
vO
=
VREF 2n
(Dn1 2n1 +Dn2 2n2 + …
+D121+D0 20 )
=
VREF 2n
第7章 数/模(D/A)与模/数(A/D)转换器
第７章 数/模(D/A)与模/数(A/D)转换器
7.1 D/A转换器 7.2 A/D转换器 7.3 集成D/A转换器Multisim 10仿真实验 实验与实训 本章小结 习题
第7章 数/模(D/A)与模/数(A/D)转换器
7.1 D/A 7.1.1 权电阻网络D/A
第7章 数/模(D/A)与模/数(A/D)转换器
由图7.1.2所示电路还可以看出， 由于工作在线性反相 输入状态的运算放大电器的反相输入端相当于接地（虚地）， 所以无论模拟开关Si合于何种位置， 与Si相连的倒T型2R电阻 支路从效果上看总是接“地”的， 即流经每条倒T型2R电阻 支路的电流与模拟开关Si的状态无关； 从R—2R倒T型电阻网 络的A、 D、 C、 D每个节点向左看， 每个二端网络的等效 电阻均为R， 故从基准电压UREF输出的电流恒为I=UREF/R， 而流经倒T型2R电阻支路的电流从高位到低位按2的负整数幂 递减， 从右到左分别为I3=I/2， I2=I/4， I1=I/8 ， I0=I/16。
第7章 数/模(D/A)与模/数(A/D)转换器
由图7.1.2所示电路， 有
iΣ =I3 +I2 +I1+I0

精品课件-数字电子技术-第7章

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第7章 集成逻辑门电路简介
7.4 已知电路和输入信号的波形如图7.12所示，信号 的重复频率为1 MHz，每个门的平均延迟时间tpd=20 ns，试 画出：（1） 不考虑tpd影响时的波形；（2） 考虑tpd影响
第7章 集成逻辑门电路简介
图7.12 题7.4图
第7章 集成逻辑门电路简介
7.5 电路如图7.13所示。（1） 分别写出Y1、Y2、Y3、 Y4的逻辑函数表达式；（2） 若已知A、B、C的波形，试分别 画出Y1、Y2、Y3、Y4
(4) DE段。当UI≥1.4 V时，V2、V5饱和，V4截止，输 出为低电平, 与非门处于饱和状态, 所以把DE段称为饱和
第7章 集成逻辑门电路简介
4. （1） 输出高电平UOH和输出低电平UOL。电压传输特性 曲线截止区的输出电压为UOH，饱和区的输出电压为UOL。 一般产品规定UOH≥2.4 V，UOL＜0.4 V （2） 阈值电压Uth。电压传输特性曲线转折区中点所 对应的输入电压为Uth，也称门槛电压。一般TTL与非门的 Uth≈1.4 V
Y=Y1·Y2
第7章 集成逻辑门电路简介
图7.4 实现“线与”功能的电路
第7章 集成逻辑门电路简介
但是普通TTL逻辑门的输出端是不允许直接相连的，如 图7.5所示电路：设门1的输出为高电平（Y1=1）， 门2的输 出为低电平（Y2=0），此时门1的V4管和门2的V5管均饱和导通， 这样在电源UCC的作用下将产生很大的电流流过V4、V5管使V4、 V5
第7章 集成逻辑门电路简介
（3） 关门电平UOFF和开门电平UON。保证输出电平为 额定高电平（2.7 V左右）时，允许输入低电平的最大值， 称为关门电平UOFF。通常UOFF≈1 V ， 一般产品要求 UOFF≥0.8 V。 保证输出电平达到额定低电平（0.3 V）时， 允许输入高电平的最小值，称为开门电平UON。通常 UON≈1.4 V，一般产品要求UON≤1.8 V

数字电子技术第7章.pdf

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沿来到时，才能将预置输入端D、C、B、A的数据送至输出端，
即QDQCQBQA=DCBA。
P、T为计数器允许控制端，高电平有效，只有当Cr=LD=1， PT=1，在CP作用下计数器才能正常计数。当P、T中有一个为低 时，各触发器的J、K端均为0，从而使计数器处于保持状态。 P、T的区别是T影响进位输出OC，而P则不影响OC。
第7章 常用集成时序逻辑器件及应用
② 同步清0。计数器在S0~SM-1共M个状态中工作，当计数 器进入SM-1状态时，利用SM-1状态译码产生清0信号并反馈到同 步清0端，要等下一拍时钟来到时，才完成清0动作，使计数器 返回S0。
可见，同步清0没有过渡状态，如图中实线所示。
第7章 常用集成时序逻辑器件及应用
① 异步清0。计数器在S0~SM-1共M个状态中工作，当计数 器进入SM状态时，利用SM状态进行译码产生清0信号并反馈到 异步清0端，使计数器立即返回S0状态。
由 于 是 异 步 清 0 ， 只 要 SM 状 态 一 出 现 便 立 即 被 置 成 S0 状 态，因此SM状态只在极短的瞬间出现，通常称它为“过渡态”。 在计数器的稳定状态循环中不包含SM状态。
第7章 常用集成时序逻辑器件及应用
① 同步置0法（前M个状态计数）。 选用S0~SM-1共M个状态计数，计到SM-1时使LD=0，等下一 个CP来到时使状态置0，即返回S0状态。这种方法和同步清0 法 类似，但必须设置预置输入DCBA=0000。 本例中M=7，故选用 0000~0110 共七个状态，计到 0110 时 同步置0，画出其态序表，设计反馈逻辑LD=QCQB，画逻辑图。
第7章 常用集成时序逻辑器件及应用
采用同步置数法：置数法是通 过控制同步置数端LD和预置输入端 DCBA来实现模M计数器。由于置 数状态可在N个状态中任选取，因 此实现的方案很多。

《数字电子技术 》课件第7章

《数字电子技术 》课件第7章

当电容持续充电至电容两端电压UC ≥ (2/3)UDD 时, UTH =UC ≥( 2/3)UDD, 又有UTR>13UDD, 那么输出就由暂稳状态“1” 自动返回稳定状态“0”。
3. 暂稳状态持续的时间又称输出脉冲宽度， 用tW表示。 它由电路中电容两端的电压来决定， 可以用三要素法求得 tW≈1.1RC。 当一个触发脉冲使单稳态触发器进入暂稳定状态以后， 在随后tW时间内的其他触发脉冲对触发器就不起作用了； 只 有当触发器处于稳定状态时， 输入的触发脉冲才起作用。
q RA RA RB
图7.14 可调占空比的多谐振荡器
2. 石英晶体振荡器 石英晶体J电路符号如图7.15(a)所示， 它是将切成薄片 的石英晶体置于两平板之间构成的， 在电路中相当于一个高 Q(品质因数)选频网络， 其电抗频率特性如图7.15(b)所示。
图7.15
(a) 石英晶体的电路符号； (b)
若控制端S悬空或通过电容接地, 则
若控制端S外接控制电压US， UR1=US而
图7.6所示为S端悬空或通过电容接地的施密特触发器电压 传输特性， 同时也反映了回差电压的存在， 而这种现象称为 电路传输滞后特性。 回差电压越大， 施密特触发器的抗干扰 性越强， 但施密特触发器的灵敏度也会相应降低。
典型延时电路如图7.11所示， 与定时电路相比， 其区别 主要是电阻和电容连接的位置不同。电路中的继电器KA为常 断继电器， 二极管VD的作用是限幅保护。
图7.11 延时电路
2) 分频 当一个触发脉冲使单稳态触发器进入暂稳状态时， 在此 脉冲以后时间tW内，如果再输入其他触发脉冲， 则对触发 器的状态不再起作用； 只有当触发器处于稳定状态时， 输入 的触发脉冲才起作用， 分频电路正是利用这个特性将高频率 信号变换为低频率信号， 电路如图7.12所示。

精品课件-数字电子技术及应用-第7章

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第七章 存储器与可编程逻辑器件
图7－1-2 (a)电路图；(b)字的读出方法
第七章 存储器与可编程逻辑器件
读出数据时，首先输入地址码，并使 EN 0，在数据
输出端 D3 ~ D0 可获得该地址所存储的数据字。例如，在图
7-1-2 中，A1A0 =10 时，字选线 W2=1，而 W0 = W1 = W3 = 0， 字线上的高电平通过接有二极管的位线 Y3、Y2、Y1，使 D3 = D2 = D1 = 1，位线与的交叉处无二极管，故 D0 = 0，结果输出数 据字 D3D2 D1D0 =1110。按此分析，类似可以得到该图输入其 它地址码时的输出，为了更明白地表述读字的方法，可用图 7-1-2（b）表示。
(2)MOS管固定ROM。MOS管固定ROM也是由地址译码器、存 储矩阵和输出电路三部分组成，但它们都是用MOS管构成的。 图7－1－3是4×4位NMOS管固定ROM，即把图7－1－2电路的存 储矩阵中有二极管的位置，都换成了NMOS管（注意：在LSI中， MOS管大都做成源、漏对称结构）。
第七章 存储器与可编程逻辑器件 图7－1-3
第七章 存储器与可编程逻辑器件
输出缓冲器是ROM的数据读出电路，通常用三态门构成， 它不仅可以实现对输出数据的三态控制，方便与系统总线连接， 还可提高存储器的负载能力。
第七章 存储器与可编程逻辑器件 图7－1－1
第七章 存储器与可编程逻辑器件
7.1.2 ROM的编程及分类 1．分类 （1）按制造工艺分：二极管ROM、双极型ROM、MOS型ROM。 （2）按存入方式分：固定ROM和可编程ROM。 （3）可编程ROM细分：一次可编程存储器PROM、光可擦
第七章 存储器与可编程逻辑器件
3）EPROM PROM只能编程一次，所以一旦出错,芯片只好 报废。而EPROM克服了PROM的缺点，它允许对芯片反复改写， 当所存内容需要更新时，可以用特定的方法擦除并重新写入信 息。

数字电子技术基础汇编ch71PPT课件


05 可编程逻辑器件
可编程逻辑器件概述
定义
可编程逻辑器件（PLD）是一种通用集成电路，可通过编 程实现对逻辑功能的定制。
发展历程
从早期的可编程逻辑阵列（PLA）和可编程阵列逻辑 （PAL）到复杂可编程逻辑器件（CPLD）和现场可编程门 阵列（FPGA）。
分类
根据结构和编程方式的不同，可编程逻辑器件可分为简单 PLD和复杂PLD两大类。
组合逻辑电路分析与设计
分析方法
根据逻辑表达式或真值表，确定输入与输出之间 的逻辑关系。
设计步骤
确定输入和输出变量；列出真值表；写出逻辑表 达式；化简逻辑表达式；画出逻辑电路图。
优化方法
采用卡诺图等化简方法，简化逻辑表达式，降低 电路复杂度。
典型组合逻辑电路介绍
编码器
将输入信号转换为二进制代码输出的 电路，用于数据压缩和传输。
仅与当前输入信号有关，还与电路原来的状态有关。
特点
02
时序逻辑电路具有存储和记忆功能，可以保存和传递信息，实
现各种复杂的逻辑功能。
分类
03
时序逻辑电路可分为同步时序逻辑电路和异步时序逻辑电路两
大类。
时序逻辑电路分析与设计
01
分析方法
时序逻辑电路的分析主要包括功能分析和性能分析两个方面。功能分析
是确定电路的逻辑功能，性能分析是研究电路在特定条件下的工作特性。
通信接口设计
数字信号处理
利用可编程逻辑器件实现各种通信接口协 议，如UART、SPI、I2C等。
通过FPGA实现数字信号处理算法，如滤波 器、FFT等。
06 数字系统设计与应用
数字系统设计方法学
自顶向下设计
从系统级别开始，逐步细化到各个模块和组件的设计。

精品课件-数字电子技术-第7章

MOS型RAM又分为静态RAM（SRAM，Static RAM）和动态 RAM（DRAM，Dynamic RAM）两类。DRAM存储单元的结构非常 简单，所以集成度远高于SRAM，单片存储容量可达几百兆位 甚至更大，但存取速度比SRAM
第7章 存储器与可编程逻辑器件
存储器的存储容量和存取时间是存储系统性能的两个重要 指标。存储容量指存储器所能存放的信息的多少，存储容量越 大，说明存储器能够存储的信息越多。存储器以字为单位来组 织信息，一个字包含若干个（一般为8个）基本存储单元，一 个字中所含的二进制位数称为字长，每个字都有一个确定的地 址与之对应。存储器的容量一般用字数N同字长M的乘积即 N×M来表示。例如，1 K×8表示该存储器有1024字，每个字 存放8位二进制信息。存取时间一般用读/写周期来描述，读/
第7章 存储器与可编程逻辑器件
11. PC100 SDRAM PC100 SDRAM又称SPD(Serial Presence Detect)内存， 这是专为支持100 MHz主板外频的芯片组相匹配的带有SPD的 新一代内存条。SPD为内存的一种新规范，SPD是在SDRAM内存 上加入一颗很小的EEPROM，可以预先将内存条的各种信息(如 内存块种类、存取时间、容量、速度、工作电压等)写入其中。 电脑启动过程中，系统的BIOS通过系统管理总线把SPD的内容 读入，并自动调整各项设定，以达到最稳定和最优化的效果。
第7章 存储器与可编程逻辑器件
存储器是一种能存储二进制信息的器件。计算机系统中的 存储器可分为两类：
一类是用于保存正在处理的指令和数据，CPU可以直接对 它进行访问，这类存储器通常称为主存储器(或内存)；
另一类是由能记录信息的装置组成，CPU需要使用其所存 放的信息时，可将信息读入内存。这类存储器通常称为外存储 器或海量(Mass storage)

数字电子技术基础--第七章(第五版)课件PPT


相当存1。
A3 A2
A1
A0
该存储器的容量=?
+V D
存储
D
R
R•••
R R 矩阵
Y0
Y1
•
•
位线
•
Y 14
Y 15
•••
S3 I0
I1
I14
I15
S2 S1
16 线 -1 线 数 据 选 择 器
S0
Y
D0
11
二、可编程ROM（PROM）
有一种可编程序的 ROM ，在出厂时全部存 储 “1”，用户可根据需要将某些单元改写为 “0”,但是，只能改写一次，称为 PROM。
地
译
址
码
存储矩阵
输
器
入
控制信号输入
( CS 、R/W)
读/写控制电路
图 8.1.4
数据输入/输出
25
（1）地址译码器
译码 单译码 ---n位地址构成 2n 条地址线。若n=10，则有1024条地址线 方式 双译码 --- 将地址分成两部分，分别由行译码器和列译码器共同译码
其输出为存储矩阵的行列选择线，由它们共同确定欲选择 的地址单元。
0111
1
0101
0110
0
0110
0101
1
0110
0100
0
0111
0100
1
0111
0101
0
1000
1100
1
1000
1111
0
1001
1101
1
1001
1110
0
1010
1111
1
1010

数字电子技术基础第7章


V1导通，因此电容C又通过导电管V1迅速放电，直到
UC=0，电路进入稳态。这时如果Ui一直没有触发信号来
到，电路就一直处于Uo=0 的稳定状态。
② 暂稳态：外加触发信号Ui的下降沿到达时，由于
VU12截止13U，CCU、CCU开6(始UC通) 过 0电，阻RRS向触电发容器CQ充端电置。1，随因着此电U容oC=1充, 电 的进行，UC不断上升，趋向值UC(∞)=UCC。
② 脉冲整形。将不规则的电压波形整形为矩形波。 若适当增大回差电压，可提高电路的抗干扰能力。图 7.2.7(a)为顶部有干扰的输入信号，图7.2.7(b)为回差电压 较小的输出波形，图7.2.7(c)为回差电压大于顶部干扰时的 输出波形。
(3) 脉冲鉴幅。图7.2.8是将一系列幅度不同的脉冲信 号加到施密特触发器输入端的波形，只有那些幅度大于 上触发电平U+的脉冲才在输出端产生输出信号。因此， 通过这一方法可以选出幅度大于U+的脉冲， 即对幅度可 以进行鉴别。
时，当由于URiS触23发U器CC 时的，RSU=o1=1U，oL故不U变o=；U当oLU保i下持降不，变且；13只UC有C 当UiUi
2 3
UCC
下降到小于等于1
3
U
CC
时，RS触发器置UoH，此时相应的Ui幅值(
1 3 U CC
)称为下触发电平U-。
从以上分析可以看出，电路在Ui上升和下降时，输出电
TW 0.7RTCT
图7.3.1 集成触发器74LS121
表7.3.1 集成单稳态触发器74LS121的功能表
式中，RT和CT是外接定时元件，RT(Rext)范围为2kΩ~40 kΩ, CT(Cext)为 10pF~1000μF。CT接在 10、11脚之间，RT接在 11、14 脚之间。如果不外接RT，也可以直接使用阻值为2kΩ 的内部定时电阻Rin，则将Rin接UCC，即9、14 脚相接。外接 RT时 9 脚开路。 74LS121
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FSR
二、转换速度 (一)建立时间 ts ts 为在大信号工作下（输入由全 0 变为全 1，或由 全 1 变为全 0）, 输出 电压达到某一规定值所需时间 。 不包含 UREF 和运放的单片 DAC 最短 ts < 0.1 s；包含 UREF 和运放的单片 DAC 最短 t s < 1.5 s。 (二)转换速率 SR 用大信号工作状态下模拟电压的变化率表示 完成一次转 上升时间 换所需时间 TTR = ts + tr （tf） 下降时间
uO
3. 分辨率 单极性输出： 分辨率
1 2n 1
5G7520 为 10 位 D / A 转换器， 1 1 0.000978 分辨率 = 10 2 1 1023 当 UREF = 10 V时，最小输出电压 uO = 9.76 mV 双极性输出： 分辨率 =
1 2
n1
1
1 1 对于 5G7520 分辨率= 29 1 511 0.00196 当 UREF = 10 V 时，最小输出电压 uO = 19.6 mV
三、输入为 n 位二进制数时的表达式
当 D = dn-1 dn-2 … d1 d0
uO U REF 2n U REF uO n D K u D 2 U REF 2n (d n1 2n1 ... d1 21 d 0 20 )
Ku — 转换比例系数
Ku
2. 转换特性
7 6 5 4 3 2 1
可利用运算放大器实现运算 uO/V
001 010 011 100 101 110 111
…
D
二、D/A 转换的电路组成
R 电阻网络 U REF I / 8 2R I / 4 2R I / 2 2R I R d0 d1 S1 d2 S2 I/2 S0 d0 d1 d2 电子 开关 2R R
n位 7.1 D / A转换器（DAC） 二进制 7.1.1 D / A转换的基本要求 一、输入、输出关系框图 1. D / A转换思路
N 10 d i 2i
i 0 n1
d0 d1 dn-1
DAC
uO或iO
如 (1101)2 1 23 1 22 1 20 8 4 1 13
UREF 2. 应用电路 VDD RW3 单极性输出 RW1 14 15 UREF > 0，uO < 0 16 Rf d0 d9 4 输入从 0000000000 R IO1 13 1 1111111111 变化时， uO 5G7520 2 IO2 uO 从 0 （1023 / 1024）UREF 3 2 –VEE RW2 输出与输入的关系 数码输入

模拟输出 – （1023 / 1024）UREF – （1022 / 1024）UREF … – （1 / 1024）UREF 0
d9 d8 d7 d6 d5 d4 d3 d2 d1 d0
1 1 1 1 1 1 1 1 1 1 1 1 … 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 0 0 0 1 0 0 0 0
uO
三、工作原理
当 d2d1d0 = 100, I = UREF / R
求和运放
U REF R U REF I 2 3 1 2 uO R 2R 2 2
当 d2d1d0 = 110,
2R 2R R I / 82R R I / 4 2R I UREF I/2 R uO
I I U REF U REF uO ( ) R ( )R 2 4 2R 4R U REF 3 (1 22 1 21 ) 2
mW FSR 10–6/º C
四、集成DAC芯片举例 1. 5G7520 的电路结构
UREF d0 d1 d2 d3 d4 d5 d6 d7 d8 d9 VDD 4 14 15 参考电压源，可正可负。 5 5G7520 6 7 16 Rf R 8 9 IO1 1 IO1 10 uO 11 2 IO2 12 13 3GND
当 d2d1d0 = 111,
2R
2R
R
I / 82R
R
I / 4 2EF U REF U REF uO ( ) R ( )R 2 4 8 2R 4R 8R U REF 2 1 0 3 (1 2 1 2 1 2 ) 表达的一般形式 2 U REF 2 1 0 uO 3 (d 2 2 d1 2 d 0 2 ) 2
7.1.2 DAC 的转换精度、速度和主要参数 一、转换精度 ULSB 1 (一)分辨率（Resolution） 分辨率= U = 2n–1 指 D/A 转换器模拟输 LSB —Least Significant Bit 出产生的最小电压变化量 FSR — Full Scale Range 与满刻度输出电压之比， (二)转换误差 也可用输入的位数表示。 为实际输出模拟电压与理想输出模拟电压间的最 大误差。 可用占输出电压满刻度值的百分数表示或可用最 低有效位（LSB）的倍数表示。 如: ½ （LSB）= 输入为 00…01 时输出模拟电压 的一半。
TTR（max） = ts+ UO（max） / SR
三、主要参数
D/A 转换器 5G7520 的主要参数
参数名称 分辨率 非线性度 转换时间 UREF 单 位 位 全量程的 % ns V 参数值 10 ≤ 0.05 % ≤ 500 –25 +25 5 35 20
电源电压 功 耗
温度系数
V