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基于FPGA的MPEG-2复用器中FIFO的一种设计方案

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考虑。ＦＦ Ｉ Ｏ的大小一方面与输入传送 流的码率和路 数有关 ； 另一 方面 ，Ｐ Ａ 的处 理 能力 也是 影 响缓 冲 器 ＦＧ
的一个 因素 。本设 计 中充分 考虑 了满足产 生半 满信 号
和节省系统资源的要求 ，Ｉ ＦＦ Ｏ的参考长度设计为一帧 传送流长度的 ２ ， 倍 即为 ３６Ｂ １ ７ 。／ ． 路传送流以不相关 的码 流速度 写 入 ＦＦ 中 ， 于 时钟 之 间周 期 和相 位 ＩＯ 由
复用 器输入部 分 的设计方 案 。
空／ 半满 满／ 标志产生逻辑
空／ 半 满 满／
图 １ 异步 ＦＦ Ｉ Ｏ结构框 图
其次 ， 考虑到输入通道和输 出通道的时钟频率相
差很 大 ， 为了避 免 数 据溢 出 ，ＩＯ 的大 小 设 计 也 需 要 ＦＦ
１ 复用器组成
整个传送流 的复用器分为复用预处理 、 输入 和 复用 ３ 部分 。预处理部分是对多路传送流 的 ＰＩ 节 Ｓ（ 目 特殊信息 ） 提取并修改 ， 重新生成新 的 Ｐ ｉ 的过 Ｓ 表 程； 输入部分是给各路经预处理 的不同速率的传送流 提供缓存 ， 并将半满信号发送给后续的复用模块 ； 复用
Ｒ Ｍ， 以同 时进 行 读 写 操 作 。 在 写 时 钟 域 部 分 ， Ａ 可 由
写地址产生逻辑产生写控制信号和写地址 ； 读时钟部 分 由读 地 址 产 生 逻 辑 产 生读 控 制 信 号 和 读 地 址 。 在
空／ 半满标 志产 生部分 ， ＦＦ 满／ 当 Ｉ Ｏ里 的数据 超 过 １８ ８
时提 取 某 一 路 传 送 包 进 行 处 理 。因 此 ， 用 器 ＦＦ 复 Ｉ Ｏ 是否 具有高速 性 和可 靠性将 直接 影 响复用器 的性 能 。
收 稿 日期 ： ０ ６１ － ； 回 日期 ： ０ ７０ — 。 ２ ０ ・０２ 修 ４ ２０ －１ ０ ３
・
高可靠性 、 高速的异步 ＦＦ ＩＯ电路便成为一个难点。 由图 １ 可以看 出，ＩＯ的存储介质为一块双端 口 ＦＦ
、 李红军 ， 徐祥 兵
（ 云港职 业技 术学 院 ， 连 江苏省连 云港 市 ２２０ ） ２００ 摘 要： 多路 节 目复 用器是 各种数 字 电视 传输 系统 的 关键 设备 之 一 ， 自行设 计 复 用 系统 专 用芯 片
己成为 我 国数 字 电视 系统 需要解 决 的迫切 问题 。首先介 绍 了 多路 数 字节 目复 用 器 中的对 多路 预 处理 传 送流 复用 的原理 ， 出 了一套基 于 Ｆ Ｇ （ 场可编 程 门阵列 ） 提 ＰＡ现 的复 用器输入 部分 设计 方案 。通过 实
２ １ 异步 ＦＦ ． Ｉ Ｏ结构
首先 ， 由于输入通道和输 出通道的时钟频率不同， 所 以用来 实现输 入接 口的 Ｆ １Ｄ必 须支 持 异步 读 写 功 Ｆ 能， 其结构如图 １ 所示。
写数据 —— —— 读数Байду номын сангаас
在美 国、 南美、 亚洲 、 大洋洲和非洲通过卫星进行广播 。 基 于 Ｍ Ｅ －／ Ｖ Ｐ Ｇ２ Ｄ Ｂ的多 路 节 目复 用器 －是 数 字 电视 ２ 传输系统的关键设备之一， 因此， 它的研发显得尤为重 要。目前 ， 复用器的设计方案主要基于 Ｄ Ｐ 数字信号 Ｓ（ 处理 器 ） 的实 现技 术 ， 种设 计 方 法 在理 论 上 也 能 实 这 现对传送流的复用， 考虑到实现复用器诸多高速 、 复杂 的逻 辑功 能 ， 时 ，Ｐ Ａ（ 同 Ｆ Ｇ 现场 可编 程 门阵列 ） 理论 上可以无限次地重新配置， 这样在一定程度上为系统 的升级或局部功能的改进 留下了余地。所以， 从今后 专用芯片的设计和开发的角度来讲 ， 基于 Ｆ Ｇ Ｐ Ａ的设 计无疑是最佳的选择。本文提出了一套基于 Ｆ Ｇ Ｐ Ａ的
践 验证 ， 达到 了设计要 求 。 关键 词 ： 用 器； 复 传送 流 ； Ｖ ＭＰ Ｇ ２ Ｆ Ｇ Ｄ Ｂ； Ｅ － ；Ｐ Ａ
中图分类号：Ｎ １． １ Ｔ ９９ ８
０ 引 言
近几 年基 于 ＭＰ Ｇ２ 的 Ｄ Ｂ普 通 数 字 电视 － Ｅ －… Ｖ ２ Ｊ
２ ＦＦ ＩＯ设计方案 。
维普资讯
第３ ３卷第 ６ 期 ２０ ０ ７年 ６月
电 子 工 皇 师
Ｅ 正Ｃ Ｒ０Ｎ Ｃ Ｅ Ｉ Ｔ Ｉ ＮＧＩ ＥＥ Ｎ Ｒ
Ｖｏ． ３ Ｎｏ ６ １３ ．
Ｊｎ Ｏ ７ ｕ ．２ ｏ
基 于 Ｆ ＧＡ 的 ＭＰ Ｇ－ Ｐ Ｅ ２复用器 中 Ｆ Ｆ 的一 种设 计 方 案 ＩＯ
・ 通信 技术 ・
读 出数 据 。 也 就 是 说 写 过 程 是 连 续 的 ， 对 于 一 个 而
计数 ， 系统开 始从 ＦＦ 中依 次 读 取 数 据 ， 取 完 １帧 ＩＯ 读
Ｆ Ｏ来说读过程是间断的。 Ｉ Ｆ
２ ２ 异步时钟同步电路 ． 设计的过程 中， 首先要 同步异步信号 ， 使触发器不
个字节时 ， 产生一个半满信号 ， 并将该信号送给复用控 制 模块 ， 由复用控制模块产生一个读使能 ， 控制ＦＦ ＩＯ
２ ・ ８
维普资讯
第３ ３卷第 ６期
李红军 ， ： 等 基于 Ｆ Ｇ Ｐ Ａ的 ＭＰ Ｇ ２复用器中 ＦＦ Ｅ－ ＩＯ的一种设计方案
完全独 立 ， 因而数 据 的丢失概 率 不为 ０ 如 何设 计 一个 ，
部分是将 ｒ ｔ 路传送 流复合成一路传送流 的过程 ， ，
控制对各路传送流进行选择性发送 ， 时插入空包和 适 其他业务信息 。复用器 的数据缓存包括输入 ＦＦ ＩＯ和 输出 ＦＦ ， ＩＯ 它为 ｒ ｔ 路传送流提供缓存 ， 于复 用器 随 便
产生亚稳态。采取的方法是 以读时钟为基准时钟控制 读写数据 ， 由读时钟触发 ， 将写时钟变为写使能来控制 ＦＦ ＩＯ写人 数据 。如 图 ２所 示 的触 发 器 电 路 可 以 同步

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基于FPGA的异步FIFO设计

基于FPGA的异步FIFO设计

收稿日期：!""#$%"$!"作者简介：张维旭（%&’($），男，山东潍坊人，硕士研究生，研究方向为)*+；贺占庄，研究员，硕士生导师，研究方向为计算机控制技术。

基于!"#$的异步!%!&设计张维旭，贺占庄（西安微电子技术研究所，陕西西安’%"",#）摘要：在现代集成电路设计中，一个系统往往包含了多个时钟，如何在异步时钟间传递数据成为一个很重要的问题，而使用异步-.-*可以有效地解决这个问题。

异步-.-*是一种在电子系统中得到广泛应用的器件，文中介绍了一种基于-/012的异步-.-*设计方法。

使用这种方法可以设计出高速、高可靠的异步-.-*。

关键词：-.-*；亚稳态；格雷码；-/12中图分类号：3/4%%5%文献标识码：2文章编号：%,’4$,!&6（!"",）"’$"%,($"4$’()*+,-)-.’!%!&/0’12)34’05-)!"#$78291:;<0=>，8?7@A B 0C @>A B D（6<’A BE <F G H ;I ;F J G H B <F3;F @B H I H D K L;M ;A G F @.B M J <J >J ;，6<’A B ’%"",#，+@<B A ）$6’7,4*7：.BN H O ;G B .+O ;M <D B M ，A M K M J ;NA I P A K M F H B J A <B M M ;Q ;G A I F I H F R M S 3G A B M N <J J <B D O A J A A N H B D A M K B F @G H B H >M F I H F R M T ;F H N ;A B <N U H G 0J A B J U G H T I ;N S V >J <J F A B M H I Q ;J @<M U G H T I ;NT K >M <B D A M K B F @G H B H >M -.-*S 2M K B F @G H B H >M -.-*<M A O ;Q <F ;J @A J P A M P <O ;I K >M ;O <B ;I ;F J G H B <F M K M J ;N S 3@<M U A U ;G <B J G H O >F ;M AN ;J @H O H W -.-*O ;M <D B T A M ;O H B-/12S +A B O ;M <D B @<D @M U ;;O A B O G ;I <A T <I <J K A M KB F @G H B H >M -.-*S 80(9-,5’：-.-*；N ;J A M J A T <I <J K ；1G A K +H O ;；-/12:异步!%!&介绍随着现代芯片设计规模的不断扩大，集成电路越来越复杂，一个系统中往往包含多个时钟。

基于FPGA的高速数据存储系统中FIFO控制的设计

基于FPGA的高速数据存储系统中FIFO控制的设计

第30卷　第1期核电子学与探测技术Vol.30　No.1 2010年　1月Nuclear Elect ronics &Detection TechnologyJan.　2010 基于FPGA 的高速数据存储系统中FIFO 控制的设计于祥凤,刘学斌,胡炳樑,卫翠玉(中国科学院西安光学精密机械研究所,西安710119;中国科学院研究生院,北京100039)摘要:介绍了一种高速CCD 相机数据存储中的FIFO 缓存控制的方法。

利用FP GA 对高速数据存储系统中的FIFO 缓存器进行控制,在Quartus Ⅱ开发平台上进行设计仿真,结果表明数据流和IDE 硬盘之间的存储速率得到匹配,数据实时存储到硬盘中,为后期的数据处理提供了原始数据,同时也为存储系统的设计提供了参考。

关键词:FIFO ;FP GA ;V HDL ;数据存储中图分类号:　TN91 文献标识码:　A 文章编号:　025820934(2010)0120059204收稿日期:2008210231作者简介:于祥凤(1982-),女,山东日照人,硕士研究生,主要从事硬盘接口的研究。

信息社会每时每刻要接触大量的数据,如监控、摄像、雷达跟踪、机载拍摄等,要从众多的信息中获取有用的数据进行相关的分析和处理,就需对数据进行存储。

随着信息获取技术水平的提高和对获得的数据质量要求的提高,高速数据的存储也因其数据量巨大,数据输出速率快等因素,成为一个不易解决的问题。

针对某机载CCD 相机输出高速图像数据的实时记录,选取了基于FP GA 的脱机记录的UDMA66模式和性价比高的IDE 设备设计系统。

由于CCD 相机的数据输出率远远大于IDE 硬盘的存储速率,为了达到将CCD 输出的高速数据流与IDE 硬盘的低速存储速度相匹配的目的,在CCD 相机与ID E 硬盘之间加入FIFO 数据缓存器,通过对缓存器输入输出的控制操作,达到数据速率匹配的要求。

[1]1　功能描述FIFO 是一种先进先出的数据缓存器,一般用于不同时钟域之间的数据传输。

基于FPGA的高速异步FIFO存储器的设计与实现

基于FPGA的高速异步FIFO存储器的设计与实现

信息科技中国科技信息２００９年第２期ＣＨＩＮＡＳＣＩＥＮＣＥＡＮＤＴＥＣＨＮＯＬＯＧＹＩＮＦＯＲＭＡＴＩＯＮＪａｎ．２００９基于Ｆ１》ＧＡ的离述舞步ＦＩＦＯ存储器的设计与实现罗先哲１张仁吉吉２付大鹏２１、贵州大学科技学院２、贵州大学电子科学与信息技术学院５５００２５摘要本文在介绍异步ＦｌＦ０基本原理及结构的基础上，采用ＶｅｒｉｌｏｇＨＤＬ硬件描述语言对异步ＦＩＦＯ存储器进行了ＲＴＬ级设计。

在设计中采用格雷码对读写地址进行编码，有效的避免了亚稳态的产生；并使用ＡＬＴＥＰ，，Ａ公司的集成开发环境ｑｕａｒｔｕｓＩｌ７．０对设计进行了编译仿真，最后在该公司的Ｃｙｃｌｏｎｅ系列器件ＥＰｌＣ３Ｔ１００（３６上通过了验证。

袭键词Ｈ。

蠕异步ＦＩＦ０；ＦＰＧＡ；格雷码；亚稳态；ＶｅｒｉｌｏｇＨＤＬ曲‰ｔｒ∞ｔ－ｊ：镬Ｔｈｉ９ｐａｐｅｒｐｒｅｓｅｎｔｅｄｔｈｅｂ；毗ｐｒｆｎｃｉｐ慨ａｒｌｄｓｔｒｄｃｔｂｌ＇ｅｏｆｔｈｅａｓｙｎｃｈｒｏｎｏｕｓＦＩＦＯｍｅｍｏｒｙ，ａｎｄｇｉｖｅｎｔｉｌｅｇＴＬｄｅｓｉｇｎｗｈｉｃｈｂａｓｅｄｔｈｅＶｅｒｉｌｏｇＨＤＬｌａｎｇｕａｇｅ．ＩｎＳｈｉｓｄｅｓｉｇｎ，ｉｔｉｓｓｕｃｃｅｅｄｉｎｅｌｉｍｉｎａｔｉｎｇｍｅｔａｓｔａｂｉｌｉｔｙｂｙｕｓｉｎｇＧｒａｙｃｏｄｅｔｏｃｏｄｉｎｇａｄｄｒｅｓｓｃｏｄｅ．ＴｈｅｄｅｓｉｇｎｃｏｍｐｉｌｅｄａｎｄｓｉｍｕｌａｔｅｄｂｙＡＬＴＥＲＡ’ｓｓｏｆｔｗａｒｅＱｕａｒｔｕｓＩＩ７．０．Ａｔｈｓｔ，ｉｔｒｅｍｉｎｄｂｙｔｈｅｄｅｖｉｃｅＥＰ１ＣＳＴ１００Ｃ６ｏｆＡＬＴＥＲＡ’ＳＣｙｃｌｏｎｅｆａｍｉｌｙ．ａ删０胁脚ｕ地ｓｈｏｗｓｔ『）ａｔ，ｔ『Ｉｅｄｅｓｉｇｎ船ｓｕｃｃｅｅｄ．黼ｗｏｒｄ，，．‘罐Ａ９ｙｎｃｈＦＩＦ０；ＦＰＧＡ；Ｇｒｅｙｃｏｄｅ；ｍｅｔａｓｔａｂｌｌｉｔｙ；ＶｅｒｉｌｏｇＨＤＬ１引言随着集成电路工艺的不断发展，在同一个芯片上集成整个系统已成为可能，ＩＣ设计已进入ＳｏＣ时代。

基于FPGA的异步FIFO设计_毕业设计(论文)

基于FPGA的异步FIFO设计_毕业设计(论文)

江苏科技大学本科毕业设计（论文）基于FPGA的异步FIFO设计Asynchronous FIFO design based on FPGA摘要在现代集成电路芯片中，随着设计规模的不断扩大，一个系统往往包含多个时钟，如何进行异步时钟间的数据传输成为了一个很重要的问题。

异步FIFO （First In First Out）是一种先进先出电路，可以在两个不同的时钟系统间进行快速准确的数据传输，是解决异步时钟数据传输问题的简单有效的方案。

异步FIFO 在网络接口、数据采集和图像处理等方面得到了十分广泛的应用，由于国内对该方面研究起步较晚，国内的一些研究所和厂商开发的FIFO电路还远不能满足市场和军事需求。

由于在异步电路中，时钟间的周期和相位完全独立，以及亚稳态问题的存在，数据传输时的丢失率不为零，如何实现异步信号同步化和降低亚稳态概率以及正确判断FIFO的储存状态成为了设计异步FIFO电路的难点。

本课题介绍了一种基于FPGA的异步FIFO 电路设计方法。

课题选用Quartus II软件，在Cyclone II 系列的EP2C5T144C8N芯片的基础上，利用VHDL 硬件描述语言进行逻辑描述，采用层次化、描述语言和图形输入相结合的方法设计了一个RAM深度为128 bit，数据宽度为8 bit的高速、高可靠的异步FIFO电路，并对该电路功能进行时序仿真测试和硬件仿真测试。

关键词：异步FIFO；同步化；亚稳态；仿真测试AbstractIn modern IC chips, with the continuous expansion of the scale of design, a system always contains several clocks. How to transmit data between the asynchronous clocks become a very important problem.Asynchronous FIFO (First In First Out) is a first-in, first-out circuit, it can transmit data between two diffent clock systems fastly and accurately, it is also a simple and effective solution to solve the problem of asynchronous clock data transfer. The asynchronous FIFO has a very wide range of applications in network interface, data acquisition and image processing.But because of the aspect of a late start, some domestic research institutes and manufacturers which research the FIFO circuit also can not meet the needs of the market and the military.In the asynchronous circuit, because of that the clock cycle and phase is completely independent, and the presence of metastability problems, the loss rate of data transmission is not zero. How to implement asynchronous signal synchronization, reduce the probability of metastability and judge the state of the FIFO storage correctly become a difficult problem while designing the asynchronous FIFO circuit. This paper introduces a method of asynchronous FIFO circuit design based on FPGA. This topic selects Quartus II software, the Cyclone II family EP2C5T144C8N chip, based on the use of VHDL hardware description language for logical descriptions, using the method of combining hierarchical, description language and graphical input ,This topic designs a high-speed, highly reliable asynchronous FIFO circuit as the RAM depth is 128 bit and the data width is 8 bit, and tests the circuit function with timing and software simulation.Keywords:Asynchronous FIFO; Synchronization; Metastability; simulation testing目录第一章绪论 (1)1.1 FPGA简介 (1)1.2 异步FIFO简介 (1)1.3 国内外研究现状及存在的问题 (1)1.3.1 研究现状 (1)1.3.2 存在问题 (2)1.4 本课题主要研究内容 (3)第二章异步FIFO设计要求及基本原理 (4)2.1 设计要求 (4)2.2 异步FIFO基本原理 (5)2.3 异步FIFO设计难点 (5)2.4 系统设计方案 (6)2.5 异步FIFO验证方案 (7)2.5.1 验证复位功能 (7)2.5.2 验证写操作功能 (7)2.5.3 验证读操作功能 (7)2.5.4 验证异步FIFO电路整体功能 (7)第三章模块设计与实现 (8)3.1 格雷码计数器模块 (8)3.2 同步模块 (8)3.3 格雷码∕自然码转换模块 (9)3.4 空满标志产生模块 (10)3.5 双端口RAM (13)第四章时序仿真与实现 (15)4.1 模块整合 (15)4.2 时序仿真及功能测试 (17)4.2.1 复位功能软件仿真与测试 (17)4.2.2 写操作功能时序仿真与测试 (17)4.2.3 读操作功能时序仿真与测试 (18)4.2.4 异步FIFO电路整体功能软件仿真与测试 (18)4.2.5 时序仿真结果总结 (19)第五章硬件仿真与实现 (20)5.1 外部电路焊接 (20)5.2 引脚分配 (21)5.3 调试电路设计 (24)5.3.1 调试电路介绍 (24)5.3.2 异步时钟产生模块 (25)5.3.3 伪随机数据队列产生模块 (25)5.3.5 调试电路引脚分配 (26)5.3.6 调试电路硬件仿真 (27)5.4 异步FIFO电路硬件仿真 (28)5.4.1 复位功能硬件仿真与测试 (29)5.4.2 写操作功能硬件仿真与测试 (30)5.4.3 读操作功能硬件仿真与测试 (30)5.4.4 异步FIFO硬件电路整体功能软硬件仿真与测试 (31)5.4.5 硬件仿真结果总结 (32)结论 (33)致谢 (34)参考文献 (35)附录 (36)第一章绪论1.1 FPGA简介FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在CPLD、PAL、GAL等可编程器件的基础上进一步发展的产物[10]。