基于FPGA的电荷测量系统设计
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第33卷第4期核电子学与探测技术Vol.33No.42013年4月Nuclear Electronics &Detection TechnologyApr.2013基于FPGA 的电荷测量系统设计沈亚勇1,3,张宇翔1,赵豫斌3,邹剑雄2,陈少佳3,李月华1(1.郑州大学,河南郑州450001;2.中国科学院研究生院,北京100049;3.中国科学院高能物理研究所,北京100049)摘要:介绍了一种基于FPGA 的电荷测量系统。
该系统具有并行、高速、高精度的数据处理能力。
系统输入信号首先经过模拟调理电路放大、成型、滤波,然后送给ADC 进行采样,采样后的数据送到FP-GA 内部进行处理,最后通过USB 总线传送到上位机。
系统设计主要包括前端模拟信号的调理部分、ADC 模数转换部分,FPGA 处理和USB 接口部分。
最后给出了整个系统的测试结果。
关键词:电荷测量;模数转换电路;现场可编程门阵列;通用串行总线中图分类号:O 571文献标志码:A文章编号:0258-0934(2013)04-0472-04收稿日期:2012-03-13作者简介:沈亚勇(1985-),男,河南开封人,工学硕士,主要从事数据采集和IC 集成电路方面的研究。
中国散裂中子源(简称CSNS )是经国务院批准的“十一五”期间重点建设的大科学装置,已经被列入国家中长期科学和技术发展规划。
CSNS 建成后质子束功率可达100kW ,是有效脉冲中子通量居世界前列的散裂中子源装置。
装置示意图如图1。
图1散裂中子源装置图CSNS 建设包括:1台80MeV 负氢直线加速器,1台1.6GeV 快循环质子同步加速器,2条束流输运线,1个靶站,3台中子散射谱仪、辐射防护系统及相应的配套设施。
本设计就是对散射谱仪输出的电荷信号进行测量的读出电子学系统。
2741系统硬件设计1.1整体硬件方案设计本设计要测量的信号是由谱仪探测器给出的电荷信号经过前置放大器后输出的电压信号。
通过对电压信号进行峰值的提取,最后计算得出探测器输出的电荷量。
由于探测器输出的通道数较多数据需要并行处理,所以在处理器选择方面要求处理器具有极强的并行处理能力。
由于高能物理事例率随机性较强,为了防止信号的堆叠对处理的速度也有较高的要求。
综合以上的要求,本设计选择了FPGA 做为处理器。
FPGA 不仅具备极强的并行数据处理能力,还具有使用方便、可靠性高和便于升级改造等优点。
这对大科学装置在不改变硬件的条件下进行系统的性能升级改造提供了便利。
本系统的硬件组成如图2所示,由电荷灵敏前置放大器输出的电压信号首先送给模拟调理部分进行整形、滤波处理;处理过的电压信号经过模拟数字转换芯片把模拟信号转换为数字信号;转换后的数字信号送给FPGA 进行处理,主要为对信号波形的寻峰操作;处理后的数据经过USB 接口传输到PC 上供离线分析运用。
图2系统框图1.2模拟信号调理部分由探测器给出的电荷信号经过前置灵敏放大电路后输出一个上升沿陡峭且尾部较长的信号波形,这是由于前置灵敏放大器对电荷信号进行积分的结果。
由于信号较长的尾部容易发生信号的堆叠,堆叠后的信号会造成测量结果的错误,这是系统要避免的。
基于以上的考虑,本设计需要对输入的电压信号进行预处理,预处理电路采用的是RC -CR-CR极零相消电路。
因为输入信号的尾部是一个按指数衰减的电压信号,如式(1)所示。
V i (t )=Q C ie -t /τ。
(1)输入的电压信号如果简单地经过微分电路会引入一个零点和负极点,极零相消电路是在CR微分电路的电容上并联一个电阻组成。
这样把原来微分电路的传递函数由H (S )=SS +1τ变为H (S )=S +1τ1S +1τ2。
然后通过调节电阻电容使得两个时间常数相等,这样就起到了极零相消,下冲消失,使原来的双极性信号变为单极性信号。
经过极零相消电路后再经过2级的RC -RC 成型滤波电路,把信号成型为准高斯波形。
经过模拟调理电路后的输入信号尾部被消除,波形被整形为准高斯波形并且保留了原信号的峰值信息。
1.3ADC 及其外围电路设计本设计采用的ADC 芯片为Analog Devices 公司的AD9233A /D 转换芯片。
AD9233是一款差分输入、并行12bit 数据输出、采样考虑80/105/125MSPS 可选的模数转换器。
ADC 的模拟电源采用1.8V 单电源供电,在模拟输入端内置了1个高性能采样保持放大器(SHA )。
基准电压可选用片内基准电压源或者外部基准电压源。
内部采用多级差分流水线架构,并内置输出纠错逻辑,采用一个差分时钟输入来控制所有内部转换周期。
在采样时钟输入端内置了1个占空比稳定器(DCS )。
DCS 可以用来补偿较大的时钟占空比波动,为芯片提供一个稳定的采样时钟。
芯片内部还集成有工作模式配置寄存器,对内部寄存器配置可通过SPI 端口来实现。
通过SPI 端口用户可以利用ADC 内部的专用寄存器来配置转换器的工作模式,以满足用户的需要。
这使得用户可以根据不同的需求更加灵活地运用器件。
以上技术保证了在100MSPS 数据速率的情况下ADC 可提供12位的采样精度,并且能保证在整个工作温度范围内无失码。
1.4FPGA 部分由于系统需要对多路并行、高速信号处理,本设计采用了Xilinx 公司的Virtex4系列的xc4vsx35FPGA 芯片。
由于FPGA 管脚的功能是由用户自己定义的,所以应用很灵活不会被管脚属性所局限。
FPGA 采用的是SDRAM 工艺,可重复擦写内部固件,利于系统的升级。
内部逻辑资源丰富和BGA 封装也为同时处理多374通道信号提供了有利的条件。
xc4vsx35是一款拥有668个管脚的BGA封装芯片。
这款芯片内部集成了20万个逻辑单元;系统时钟可达500MHz;内部集成有DCM模块、PMCD分频器;每个I/O都运用了源同步技术使得传输率能达到1Gb/s。
这些资源使得系统有极强的并行数据处理能力。
1.5USB接口部分由于数据经过FPGA处理后,最后所要传输的数据率并不高,所以选择一个能够满足数据传输率且通用性强、使用方便的接口更能增加系统的性能。
USB接口的即插即用功能和较高的数据传输率使其成为了电子领域中应用最为广泛的接口之一。
本设计采用了USB2.0技术,用的是Cypress公司的CY7C68013USB管理芯片。
内部具有可编程的MCU,可单片解决高速USB2.0外设的设计。
最高数据传输率可达到480Mbps。
1.6电源模块设计电源部分采用外部12V电源供电,接入的12V电压经过一级DC/DC电源处理模块后转换为5V的电压,5V的电压又经过一级LDO 电源处理模块转换为各芯片所需要的工作电压。
DC/DC电源处理模块和LDO电源处理模块结合使用能很好地发挥各自的优点和克服各自的缺点。
DC/DC电源模块的电源转换效率高但是输出电压纹波较大,LDO电源模块的输出电压纹波小,但是电源转换效率较低。
DC/ DC与LDO组合使用既可以达到输出电压纹波小,又能提高电源的转换效率。
2系统软件设计本系统的软件设计主要是对FPGA内部固件的编写,编写程序使用的语言为Verilog硬件描述语言。
软件要实现的功能是对输入FPGA 内部的波形进行寻峰操作,提取峰值。
提取峰值运用的是对输入波形信号开时间窗的方法。
当外部有触发信号时,FPGA开始把输入波形送到到第一级FIFO中,然后通过冒泡法求出这段波形的最大值。
由于是多通道并行处理,所以每个通道的数据都要在进入FIFO前加上数据包头。
处理后的每一路最大值被送入下一级的FIFO,然后再通过USB接口程序传送到USB管理芯片里。
上位机的数据接收界面采用LabVIEW程序编写。
LabVIEW是一种用于工业技术中开发一些测试、测量和控制系统的标准图形化编程工具,编程语言非常的直观化。
通过建立虚拟仪器系统,把LabVIEW软件同测试仪器和PC机集成在一起,从而形成用户自定义的设计方案。
3测试结果3.1噪声水平测试噪声水平是衡量一个电路系统性能好坏的重要指标。
测试方法为在系统空载的情况下读取30000个数据V N1,V N2,……,然后求出它们的平均值V N,通过平均值求出标准差V Nδ即为噪声水平。
计算公式如式(2)所示。
VNδ=∑Mi=1(VNi-VN)2M-槡1。
(2)最后得到噪声水平为:VNδ≈1.46LSB。
3.2积分非线性系统积分非线性对信号测量精度有着直接的影响。
本设计测量积分非线性采用的方法是:使用信号发生器连续输出直流电压偏置信号,使得ADC从最小量程一直变化到ADC的最大量程。
然后记录每次的测量值,第i次测量的值表示为INL i,最终的INL值由INL i中的最大值给出。
INL i计算公式如式(3)所示。
INLi=|Di-Dideal|DFSRˑ100%。
(3)其中:INL i是第i次模拟输入的积分非线性;D i是第i次模拟输入对应的FADC输出的实际测量值;D ideal是第i次模拟输入对应的FADC输出的理想值,它由最佳拟合直线计算得到;D FSR是测量过程中FADC输出测量值的范围。
最后计算得到系统的积分非线性的平均值为:INL=16/4096≈0.39%。
4总结与展望本设计方案具有多通道并行、高速、高精度数据处理能力,高性能FPGA的运用极大地提升了系统的性能。
测试结果表明系统的噪声水平和积分非线性满足了工程的要求。
474但是在模拟前端调理放大部分,由于放大器的放大倍数无法方便地调节,这对测量信号的范围有一定的限制。
如果把放大器变为可控增益的放大器,那么能测量的电荷范围更广。
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