Xilinx Kintex-7系列FPGA高速采集卡中文资料基于Xilinx Kintex-7 FPGA，XC7K160/325/410T FBV676可选，DDR3 256MB/512MB可选，NOR FLASH 256Mb，可根据开发需求自由搭配，成本可控；工业级FMC连接器，支持高速ADC和DAC等FMC标准模块；PCI Express 2.0标准，提供PCIe x2高速数据传输接口，单通道通信速率可高达5GBaud； Serial Rapid I/O，提供SRIO x2高速数据传输接口，单通道通信速率可高达5GBaud； SFP+光纤接口，传输速率可高达10Gbit/s；集成千兆网及I2C等常见接口，拓展能力强；提供板卡原理图和丰富的开发例程，入门简单。
图 1 Xilinx Kintex-7 FPGA基本参数图 2 TL-K7FMC采集卡正面图图 3 TL-K7FMC采集卡侧视图1图 4 TL-K7FMC采集卡侧视图2图 5 TL-K7FMC采集卡侧视图3图 6 TL-K7FMC采集卡侧视图4TL-K7FMC采集卡是一款由广州创龙基于Xilinx Kintex-7系列FPGA自主研发的FMC数据采集卡，可配套广州创龙TMS320C6655、TMS320C6657、TMS320C6678开发板使用。
TL-K7FMC采集卡完全支持PCI Express 2.0标准，串行高速输入输出SRIO总线通过HDMI接口提供稳定、可靠的高速传输能力，为产品的快速成型提供极大的便利。
TL-K7FMC 采集卡的FMC接口不仅简化了I/O接口模块设计，提供高速的接口通信能力，而且提高了模块的利用率，标准化设计使产品有更好的通用性。
1 典型运用领域✓ 高速数据采集系统 ✓ 音视频数据处理系统 ✓ 图像处理设备 ✓ 软件无线电设备 ✓ 通信系统 ✓ 高精度仪器仪表 ✓ 高端数控系统2 软硬件参数硬件参数Kintex-7Xilinx® 7 series28nm Technology Low Cost FPGAKintex-XADCCDCM 61002DDR3SPI FLASHEEPROM AT24C02UARTJTAGOSC 25MHzPHYASP-134488-01400PIN ArrayRESETLED710-1100-304848PIN 2.54mmPCIE GEN2 x4Serial Rapid IOx2SFP+图 7 TL-K7FMC 采集卡硬件框图图8 TL-K7FMC硬件资源图解1图9 TL-K7FMC硬件资源图解2表1CPU Xilinx Kintex-7 FPGA，XC7K160/325/410T FBV676 RAM 256MByte/512MByte DDR3ROM 256MBit NOR FLASHEEPROM 2KBit网络10/100/1000M ETHERNET光纤接口1x SFP+LED1x 供电指示灯3x 可编程指示灯按键1x 复位按键2x 用户可编程按键拓展IO 1x SRIO TX，1x SRIO RX，2通道，单通道最高速率5GBaud，HDMI座1x PCIe 4x(Gen2)，2通道，单通道最高通信速率5GBaud2x 48pin欧式连接器，GPIO拓展1x I2C，HDMI座1x PMOD1x XADC1x FMC，400pin仿真器接口1x 14pin JTAG接口，间距2.00mm启动方式1x 2bit启动方式选择拨码开关串口1x UART，Micro USB接口，提供4针TTL电平测试端口电源开关1x 电源拨码开关电源接口1x 12V 2A直流输入DC005电源接口，外径5.5mm，内径2.1mm 软件参数表 2Vivado版本号2015.23开发资料●提供采集卡原理图、入门教程、丰富的Demo程序；●提供与DSP通信教程，完美解决DSP+FPGA异构平台通信开发瓶颈；●提供完整的软件开发包，以及配套的开发文档。
Xilinx 7系列GTX具体的调试步骤随着需求的多样化，FPGA的功能也进一步的增强。
其中，高速收发器从本来是只有高端FPGA才有的模块，已经变为相对普及的甚至必备的功能模块。
而10G的线速率也从多年前的少数FPGA支持，变为目前的主流线速率。
由于FPGA的最大特点就是灵活，所以FPGA的高速收发器也拥有非常繁琐的配置选项，目的就是为了灵活地支持各种传输协议。
之所以称之为繁琐，就是灵活性带来的弊端，即想要理清楚诸多的功能，就需要非常多时间在高速收发器上。
不过对于大部分的用户来说，需要使用高速收发器的接口通常是相对固定的，这样功能也就相对固定。
这样就没有必要理解高速收发器全部的功能，只要理解需要使用的配置含义即可。
这样可以快速进行尝试/测试，在尝试/测试过程中结合文档进行深入理解。
这样比强行读完文档再动手实践，学习效果上有可能更好。
所以Xilinx的高速收发器中默认就带了一些常用接口的配置，便于用户的学习/使用。
Xilinx 7系列FPGA芯片配置四种高速收发器，按照支持的最高线速率从低到高排列分别是GTP，GTX，GTH，GTZ。
GTP由于结构问题，使用起来灵活性较差，同时支持的最高线速率也只有6.x个G。
GTZ 属于7系列中最高端的高速收发器，集成GTZ的FPGA很少，同时也是用了多die技术，物理上和FPGA主体是两个部分。
对这两种GT，本文不做更多的介绍。
与GTX相比，GTH整体结构几乎一样，只是在个别细节有更多的配置或者更强大的性能。
考虑到文档都是同一篇文档，所以本文以GTX为例。
本文所有内容，除非特别注明，都同时适用于GTX和GTH。
对于高速收发器GTX来说，虽然可以通过IP中的默认配置来进行初步的学习，而且有一定基础之后，可以手动配置GTX参数。
但是如果不充分理解GTX的各个功能，最常见的被卡住的地方，就是不能/不知道如何进行正确的问题定位。
所以文本的主题就是介绍一些常用的调试手段和步骤，便于使用者初步定位问题。
Xilinx 7-系列FPGA 和All Programmable SoC 能为航空航天与军用、医疗、科学、石油天然气、金融、通信以及生命科学等应用提供节能型高性能处理解决方案。
FPGA 架构固有的平行结构和定制架构适合高吞吐量数据处理和软件加速。
这些器件以28nm 芯片工艺为基础，集成HKMG 技术以更低的功耗将系统性能实现最大化。
所有Xilinx 器件都具有很长的产品生命周期，可降低淘汰风险。
这些因素的综合使基于Xilinx 器件的HPC 平台能以单芯片提供高达2 TFLOPS 的高处理性能，且功耗远低于GPU 和多核DSP。
Xilinx 高性能计算(HPC) 平台以最原始的计算性能和最低成本，借助Xilinx 固有的可靠性实现快速原型设计。
利用Xilinx 计算加速解决方案信心十足地将概念设计推向市场。
Vivado HLS 提供多种采用单精度或双精度C/C++ 开发的快速原型设计流程软件应用。
这些应用可被编译成高效的硬件实现方案，并可编程到Xilinx 28nm 器件中。
Vivado HLS 包含于Vivado Design Suite: System Edition。
使用C/C++ 和OpenCL 完成基于软件的系统实现Xilinx 目前正与早期的客户合作开发一个全新系统级的异构并行编程环境，在一个全面的基于Eclipse 的开发环境中利用C / C + +和开放计算语言(OpenCL®) 等抽象化计划。
该开发环境提供面向市场的库，可通过Xilinx All Programmable 器件显著提高异构系统（已验证）的生产力，并可助力需要实现并行架构的系统架构师、软件应用开发人员、和嵌入式设计人员提升系统性能、降低BOM 成本和总功率，开发时间符合ASSP、DSP、和GPU。
Xilinx7系列FPGA选型Xilinx-7 Series FPGA---->Spartan-7---->通⽤逻辑---->廉价/低功耗---->⾼I/O⼝性能---->⼩封装---->Artix-7---->增加了PCIE接⼝---->增加了吉⽐特收发器接⼝---->逻辑密度更⼤---->Kintex-7---->PCIE接⼝---->DSP Slices升级为DSP48 Slices---->GTP升级为GTX，速率更快---->逻辑密度更⼤---->Virtex-7---->增强PCIE功能---->增强GTP功能---->逻辑密度更⼤DSP数量对⽐：BRAM数量对⽐：⾼速串⾏收发器对⽐：⾼速串⾏收发器总带宽对⽐：I/O数量与带宽对⽐：Xilinx 7-Series特点---->28nm⼯艺---->I/O带宽：2.9Tb/s---->Logic Cell容量：2,000,000---->DSP运算速度：5.3TMAC/s---->功耗低---->真正的6输⼊LUT，可⽤于分布式存储---->36Kb双端⼝BRAM，内嵌FIFO逻辑以及⽚上数据缓冲---->SelectI/O⼯艺，⽀持DDR3接⼝，速率可达每秒1866Mb---->⾼速串⾏连接，速率从6.6Gb/s到28.05Gb/s，⽀持低功耗模式，优化芯⽚到芯⽚接⼝---->⽤户可配置模拟接⼝，双12位1 MSPS（Million Samples per Second），⽚上温度/供电传感器 ---->DSP slices---->25×18乘法器---->48bit累加器---->⾼性能滤波器---->优化的均衡系数滤波器---->CMT---->PLL---->MMCM（混合模式时钟管理）---->MicroBlaze CPU---->整数计算能⼒260 DMIPs~441 DMIPs---->集成PCIe，x4 Gen2~x8 Gen3，适⽤于PCIe端点/根端⼝设计---->存储器256位AES加密，HMAC/SHA-256验证，内嵌SEU检测与错误校验---->环保⾼性能---->1.0V/0.9V内核电压下⾯这张表更直观的表明了⼏类的区别：⼀些概念：---->SSI⼯艺---->使⽤了多超级逻辑域SLR---->超级⾼带宽连接性---->低延迟---->低功耗---->两种---->逻辑加强型---->Virtex-7T---->DSP/BRAM/收发器密集型---->Virtex-7XT/HT---->⾼容量/⾼性能/短周期/低风险---->超级长布线资源/超级⾼性能时钟线 ---->CLBs---->真正6输⼊LUT---->可配制成⼀个6输⼊单输出LUT/64位ROM---->2个5输⼊LUTs/32位ROMs---->各⾃有⼀个输出---->共同的地址和逻辑输⼊---->每个LUT输出可选的连接到触发器---->4 LUTs+8 触发器+多路选择器+算术进位逻辑---->Slice---->2 Slices---->CLB---->8个触发器中的4个（每个Slice，每个LUT中的⼀个）---->锁存器latch ---->LUT可⽤作存储器---->所有slice的25%~50%使⽤它们的LUTs作为64位分布式RAM---->LUT可⽤作寄存器和移位寄存器---->所有slice的25%~50%使⽤它们的LUTs作为32位移位寄存器SRL32或2个SRL16 ---->时钟管理---->⾼速缓冲和布线---->低抖动---->频率合成和相移---->低抖动时钟⽣成器---->滤波---->⾼达24个时钟管理通道CMTs---->MMCM---->分数计数器---->固定或动态相移 ---->PLL---->频率合成器---->时钟抖动滤波---->中央有⼀个VCO---->频率⼤⼩和PFD传给VCO的电压有关---->3个可编程频率分频器---->D---->输⼊预分频---->M---->反馈分频---->O---->输出分频---->3个输⼊抖动滤波选项---->低带宽---->最好抖动衰减---->⾼带宽---->最好的相位偏移---->优化模式---->⼆者均衡---->时钟分配---->6种不同的时钟线---->BUFG/BUFR/BUFIO/BUFH/BUFMR/⾼性能时钟---->全局时钟---->32个全局时钟---->可作为所有触发器的时钟---->带使能/置位/复位---->BUGH驱动的12根时钟线，可以在任意时钟域驱动---->每个BUFH可以独⽴使能控制，所以可以在⼀个域内关掉时钟---->可由全局时钟缓冲器驱动---->⽆故障时钟分配和全局时钟使能---->由CMT驱动---->消除时钟分布延迟---->域时钟---->驱动域内所有时钟⽬标---->域定义指50 I/O和50 CLB和半芯⽚宽度的范围---->7系列可以有2~24个域---->每个域有4个域时钟通路---->域时钟缓冲器由4个时钟输⼊引脚驱动，同时可以进⾏1~8分频---->I/O时钟---->快速---->作为I/O逻辑或串⾏化/去串⾏化电路---->I/O可直接连接MMCM---->Block RAM---->双端⼝，72位，36kb BRAM---->可编程FIFO逻辑---->错误校验电路---->5到1880个---->读写同步操作---->可编程数据位宽---->DSP Slice---->25 × 18 ⼆互补乘加器48位⾼分辨率单乘加器---->单指令多数据运算单元SIMD/2操作数10个不同逻辑功能的逻辑单元 ---->省电预加器---->均衡滤波器---->流⽔线/ALU/专⽤总线级联---->up to 741MHz---->48位模式检测器---->⾼速度/⾼效率---->动态总线转换器---->内存地址发⽣器---->总线复⽤器---->I/O⼝存储器映射寄存器---->累加器可⽤作同步加减计数器---->输⼊输出---->SelectIO⼯艺---->1,866Mb/s DDR3接⼝---->⽚内⾼频去耦电容器增强信号完整性---->⽀持多种I/O标准---->HR IO---->宽电压范围（1.2V~3.3V）---->HP IO---->⾼性能操作---->以Bank组织，每Bank 50引脚---->每Bank由VCCO共同供电---->有些单端输⼊缓冲器需要外部参考电压VREF---->每Bank有2个VREF引脚（配置Bank 0除外）---->只能有⼀个VREF电压值---->多种封装---->电⽓特性---->上下拉输出结构---->可以设为⾼阻态---->可以设置压摆率和输出强度---->可以设置上拉和下拉电阻---->引脚对可以设置为差分输⼊输出---->可以设置100欧姆内部端接电阻---->多种差分接⼝标准：LVDS，RSDS，BLVDS，差分SSTL，差分HSTL---->每个IO⼝⽀持存储器接⼝标准---->T_DCI可以控制输出驱动阻抗---->串联端接/并联短接---->节省线路板空间---->输出模式或三态模式端接会⾃动关闭---->IBUF和IDELAY有低功耗模式---->8-bit IOSERDES 可完成串并与并串的转换---->可编程宽度2到8位---->⽀持相邻引脚级联---->专⽤过采样模式⽤于数据恢复---->如SGMII接⼝---->低功耗吉⽐特收发器---->集成PCIE接⼝---->配置---->模数转换。
