当前位置：文档之家 › 数电第10讲 第四章(3)

数电第10讲 第四章(3)

  • 格式：pdf
  • 大小：1.64 MB
  • 文档页数：34

下载文档原格式

  / 34

合集下载

数电第四章习题答案

数电第四章习题答案

第四章习题答案4.1 分析图4.1电路的逻辑功能解：（1）推导输出表达式Y2=X2；Y1=X1⊕X2；Y0=(MY1+X1⎺M)⊕X0A 、B 、C 、F 1、F 2分别表示被减数、减数、来自低位的借位、本位差、本位向高位的借位。

A BCF 1F 2－被减数减 数借 位差4.3分析图4.3电路的逻辑功能 解：（1）F 1=A ⊕B ⊕C ；F 2=(A ⊕B)C+AB (2)(3)4.4 设ABCD 是一个8421BCD 码，试用最少与非门设计一个能判断该8421BCD 码是否大于等于5的电路，该数大于等于5，F= 1；否则为0。

解：(1)列真值表10 1 1 010 1 0 100 1 0 000 0 1 110 1 1 100 0 1 000 0 0 100 0 0 0F A B C D Ø1 1 1 0Ø1 1 0 1Ø1 1 0 0Ø1 0 1 1Ø1 1 1 1Ø1 0 1 011 0 0 111 0 0 0F A B C D(2)写最简表达式F = A + BD + BC=⎺A · BD · BC&&&DBC AF&4.6 试设计一个将8421BCD码转换成余3码的电路。

（F2=⎺C⎺D+CD F1=⎺D 电路图略。

4.7 在双轨输入条件下用最少与非门设计下列组合电路：（1）F（ABC）=∑m（1,3,4,6,7）(2) F（ABCD）=∑m（0,2,6,7,8,10,12,14,15）解：F=⎺B⎺D+A⎺D+BC∑+∑m)3(φ(DCFAB,,,7,4,0(10=) ,)12),9,8,6,5,2(解：函数的卡诺图如下所示：4.10 电话室对3种电话编码控制，按紧急次序排列优先权高低是：火警电话、急救电话、普通电话，分别编码为11，10，01。

试设计该编码电路。

F 1=A+BF 2=BA +4.11 试将2/4译码器扩展成4/16译码器 解：A 3A 2A 1 A 0⎺Y 0⎺Y 1⎺Y 2⎺Y 3 ⎺Y 4 ⎺Y 5⎺Y 6⎺Y 7 ⎺Y 8⎺Y 9⎺Y 10⎺Y 11 ⎺ Y 12⎺Y 13⎺Y 14⎺Y 154.12 试用74138设计一个多输出组合网络，它的输入是4位二进制码ABCD ，输出为： F 1 ：ABCD 是4的倍数。

数电第4章触发器课件

数电第4章触发器课件

与该当前的输入信号有关，而且与此前电路的状态有关。
结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。
2
4.1 概述 一、触发器的概念及特点 １.概念：
FF: (Flip-Flop, 简称FF)能够存储１位二进制信号 的基本单元电路。
２.特点： （１）有两个稳定的状态：０状态和１状态。 （２）在触发信号控制下，根据不同输入信号可置成 0或1状态。 （触发信号为时钟脉冲信号）
第4章 触发器
4.1 概述
4.2 基本SR触发器（SR锁存器）
4.3 同步触发器（电平触发）
4.4 主从触发器（脉冲触发）
4.5 边沿触发器（边沿触发） 4.6 触发器的逻辑功能及描述方法 4.7 集成触发器 4.8 触发器应用举例
作业题
【5】【6】【8】【11】
1
时序逻辑电路与锁存器、触发器： 时序逻辑电路: 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅
1、电路结构 以基本SRFF为基础，增加两个与非门。
置1端 时钟信号 (高电平有效) （同步控制）
置 0端 (高电平有效)
图4-5 同步SRFF
13
2、工作原理
分析CLK=0时： 有 SD’ =RD’=1， 则Q、Q’不变。 分析CLK=1时： （1）S=R=0时，有SD’ =RD’=1：Q、Q’不变(保持原态） （2）S =0, R=1：输出Q=0, Q’=1 （置0状态） （3）S =1, R=0：Q=1, Q’=0 （置1状态） （4）S=R=1：Q=Q’=1（未定义状态）
t t
1
主
O
Q
从
O
图4-13 主从JKFF波形

数字电子技术课件第4章触发器

数字电子技术课件第4章触发器
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成1状态，这种情况称将触发器置1或置位。S端称为触发 器的置1端或置位端。
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
Qn1 S RQn
JQ n KQnQn JQ n KQn CP下降沿到来时有效
主从JK触发器没有约束。
4.4.2 主从JK触发器
特 性 表
J
K
Qn
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q n+1 0 1 0 0 1 1 1 0
功能
Q n1 Q n
保持
Q n1 0
置0
Q n1 1
置1
Q n1 Q n 翻转
时 CP 序J 图
K
Q
4.4.2 主从JK触发器 逻辑符号
Q
Q
Q
Q
J CP K
J CP K 曾用符号
Q
Q
1J C1 1K
J CP K 国标符号
电路特点
①主从JK触发器采用主从 控制结构，从根本上解决 了输入信号直接控制的问 题，具有 CP＝1期间接 收输入信号，CP下降沿 到来时触发翻转的特点。
随 CP 的到来而翻转，而 T 触发器能解决这个问题。
4.5.1 T触发器电路结构
T 触发器只有一个控制端, 只要将主从 JK 触发器的两个输入端 J 和 K 连接起来作为一个输入端 T，就构成了 T 触发器

数字电子技术基础第四章重点最新版

数字电子技术基础第四章重点最新版
触 CP 上升沿(或下降沿)时刻翻转。
发
这种触发方式称为边沿触发式。
器
EXIT
集成触发器
主从触发器和边沿触发器有何异同？
空翻可导致电路工作失控。
EXIT
集成触发器
4.3 无空翻触发器
主要要求：
了解无空翻触发器的类型，掌握其工作特点。 能根据触发器符号识别其逻辑功能和触发方式， 并进行波形分析。
EXIT
集成触发器
一、无空翻触发器的类型和工作特点
主
工作特点：CP = 1 期间，主触发器接收
从 输入信号；CP = 0 期间，主触发器保持 CP
EXIT
集成触发器
2. 工作原理及逻辑功能 Q 0 触发器被工置作0原1理Q
G1 11
1 SD
输入 RD SD 00 01 10 11
输出 QQ
01
G2
RD 0 功能说明
触发器置 0
EXIT
2. 工作原理及逻辑功能
集成触发器
Q 1 触发器被置 1 0 Q
G1
0 SD
输入 RD SD 00 01 10 11
触发器置 0 触发器置 1 触发器保持原状态不变
EXIT
2. 工作原理及逻辑功能
Q 1
G1
0 SD
输入 RD SD 00 01 10 11
输出
QQ 不定
01 10 不变
集成触发器
Q
输出既非 0 状态，
1 也非 1 状态。当 RD 和 SD 同时由 0 变 1 时， 输出状态可能为 0，也
G2 可能为 1，即输出状态 不定。因此，这种情况
EXIT
四、一些约定
集成触发器
1态： Qn=1，Qn=0 0态： Qn=0，Qn=1

数字电子技术第四章课后习题答案（江晓安等编）

数字电子技术第四章课后习题答案（江晓安等编）

第四章组合逻辑电路‎1. 解： (a)(b)是相同的电路‎，均为同或电路‎。

2. 解：分析结果表明‎图(a)、(b)是相同的电路‎，均为同或电路‎。

同或电路的功‎能：输入相同输出‎为“1”；输入相异输出‎为“0”。

因此，输出为“0”(低电平)时，输入状态为A‎B＝01或103. 由真值表可看‎出，该电路是一位‎二进制数的全‎加电路，A为被加数，B为加数，C为低位向本‎位的进位，F1为本位向‎高位的进位，F2为本位的‎和位。

4. 解：函数关系如下‎：SF++⊕=+ABSABS BABS将具体的S值‎代入，求得F 312值，填入表中。

A A FB A B A B A A F B A B A A F A A F AB AB F B B A AB F AB B A B A B A AB F B A A AB F B A B A B A F B A AB AB B A B A F B B A B A B A B A B A B A F AB BA A A B A A B A F F B A B A F B A B A F A A F S S S S =⊕==+==+⊕===+⊕===⊕===⊕===+⊕===+=+⊕===⊕==+==⊕==Θ=+=+⊕===+++=+⊕===+=⊕===⊕==+=+⊕==+=+⊕===⊕==01111111011010110001011101010011000001110110)(01010100101001110010100011000001235. （1）用异或门实现‎，电路图如图(a)所示。

(2) 用与或门实现‎，电路图如图(b)所示。

6. 解因为一天24‎小时，所以需要5个‎变量。

P变量表示上‎午或下午，P＝0为上午，P=1为下午；ABCD表示‎时间数值。

真值表如表所‎示。

利用卡诺图化‎简如图(a)所示。

化简后的函数‎表达式为D C A P D B A P C B A P A P DC A PD B A P C B A P A P F =+++=用与非门实现‎的逻辑图如图‎(b )所示。

数字电子技术基础第四章

数字电子技术基础第四章

&
G3
&
S=0，R=1：Qn+1=0
R
S=1，R=1：Qn+1=1(×)，
CP
S
CP回到0后状态不定 输入端R、S通过与非门
作用于基精本品PPRT S触发器。
1R C1 1S R CP S
（三）同步RS触发器
2. 特征(tèzhēng)表
RS
00 01 10 11
Qn+1
Qn 1 0 1(×)
3. 特征方程
CP
电路连接的特点：第一个触发器的CP1端作为计数脉冲CP输入 端，Q1与第二个触发器的CP2端相连，依次有Qi与CPi+1相连，触发 器的输出Q4Q3Q2Q1代表四位二进制数。
精品PPT
4. 应用(yìngyòng)
二、主从(zhǔcóng)触发 器
每一个CP下降沿，都会使Q的状态变化，Q4Q3Q2Q1代表四位二进 制数，故称该电路为四位二进制计数器。
1. 逻辑(luójí)符号
输入信号：R、S（高有效） 时钟输入：CP 异步置0、置1：RD、SD
（不受CP限制，低有效） 输出信号：Q、Q
精品PPT
Q
Q
R 1R C1 1S S RD R CP S SD
2. 组成(zǔ chénɡ)及工作原理
组成：由两个同步RS触发器级联而成。
工作原理：
按照C同P步为高RS电触平发：器主的触功发能器翻输从转出触，A发、从B器 触发器时的钟状C态P不直变接，作Q用状于态主保触持。
精品PPT
3. 状态(zhuàngtài)转换图
特征表
D
Qn+1
0
0
1
1

数字电路PPT课件第四章


第四章 组合逻辑电路
目的与要求：
1.掌握组合逻辑电路的定义、特点。 2.掌握组合电路的分析方法和设计方法。 3.掌握常用中规模器件及其应用。
重点与难点：
组合电路的分析和设计方法。
第四章 组合逻辑电路
4.1组合逻辑电路分析 4.2常用组合逻辑电路的介绍 4.3单元级组合逻辑电路的分析方法 4.4组合逻辑电路的设计 4.5组合逻辑电路中的竞争与冒险
4.2.4译码器
译码是编码的逆过程，译码即是将输入的某个二进制编 码翻译成特定的信号。
具有译码功能的逻辑电路称为译码器。
译码是编码的逆过程，是将输入的二进制代码赋予的含 义翻译过来，给出相应的输出高、低电平信号。常用的 译码器电路有二进制译码器、二-十进制译码器和显示 译码器。
4.2常用组合逻辑电路的介绍
Si Ai BiCi1 Ai BiCi1 Ai BiCi1 Ai BiCiC1i - 1 A00i
∑ 0 0 0
011
00S i
Ai Bi Ci1
Ci Ai Bi BiCi1 AiCi1
B0i 1 & 0 1 0
C
0 i1- 1
110
0C I 0 C O1
I0 I1 I2 I3 I4 I5 I6 I7
ST
74148
YS
QA QB QC
YEX
逻辑符号图
41 52 63 74 EI 5 A2 6 A1 7 GND 8
16 VCC 15 EO 14 GS 13 3 12 2 11 1 10 0 9 A0
引脚图
4.2常用组合逻辑电路的介绍
3)74148的扩展应用 ST
A1 B1 × × ×
×

数电课件第四章 组合逻辑电路讲解

将有特定含义的输入信号编成不同(bù tónɡ)代码输出的 组合逻辑电路，称为编码器。
在具体硬件电路上，编码就是对输入相应信号线出现的 “有效”信号时，对该线（信号）进行编码并输出。如：一条 信号线出现高电平时，表示一个特定的含义事件发生，时常需 要对此进行编码，以通知系统；而出现低电平时表示正常，无 特殊情况发生。这是对高电平编码，信号线出现高电平时，称 为高电平有效（信号有效），出现低电平成为信号无效。
精品资料
一种(yī zhǒnɡ)技巧性方法
X1AB,XC 2ABC Y2A BAC BC Y1X1X2Y2
Y2 BC
A
00 01 11 10
0
1
1
111
Y1 BC
A
00 01 11 10
0
1
1
11
1
精品资料
X1 BC
A
00 01 11 10
0
1
1
X2 BC
A
00 01 11 10
0
111
11111
第四章 组合(zǔhé)逻辑电路
4.1 概述(ɡài shù) 4.2 组合逻辑电路的分析与设计方法 4.3 常用的组合逻辑电路 4.4 MSI分析与设计 4.5 竟争与冒险 4.6 小结
精品资料
4.1概述(ɡài shù)
组合逻辑电路特点：输出只与当前的输入情况有关，与以前 (yǐqián)的输入输出无关。结构上从输出到输入没有反馈回路。 （无记忆）
111
11
0
11111111
111
10
0
0 × × × × × × ×
000
01
0
1 0 × × × × × ×

数电第4章-(3)


1EN 1D 0 1D 1 1D 2 1Y 1D 3 2D 0 74153 2D 1 2Y 2D 2 2D 3 2EN A 1 A 0
图 4.2.21 74153的简化逻辑符号 的简化逻辑符号
2. 八选一数据选择器
EN A0 A1 A2 D0 D 1 74151 Y D2 D3 D4 D5 D6 D7
A2
D0 D1 D2 D3 D4 D5 D6 D7
A1
A0
Y D0～D3 D4～D7
0 1
00 ～ 11 00 ～ 11
1
Y
1
A2
A 1 A0
四选一扩展为八选一MUX 图 4.2.23 ( a ) 四选一扩展为八选一
数选器74LS151扩展成一个 选1数据选择器。 扩展成一个32选 数据选择器 数据选择器。 例：试将8选1数选器 试将 选 数选器 扩展成一个
输出 Y 0 D0 D1 D2 D3
使能 输入 EN 0 0 0 0
输 入 A2 1 1 1 1 A1 0 0 1 1 A0 0 1 0 1
输出 Y D4 D5 D6 D7
八选一MUX的卡诺图 八选一
A1A0 00 01 11 10 A2 0 D0 D1 D3 D2 八选一MUX的逻辑表达式 八选一 1 D4 D5 D7 D6 EN = 1, Y = 0 ; 图4.2.24 ( a ) EN = 0, Y = A2A1A0D0+ A2 A1A0D1+ A2A1A0D2 + A2A1A0D3 +A2A1A0D0+ A2 A1A0D1+ A2A1A0D2 + A2A1A0D3
C B A
1 D D D 1
D
1
图 4.2.28 ( c )

数字电路第四章答案

数字电路第四章答案【篇一：数字电路答案第四章时序逻辑电路2】p=1，输入信号d被封锁，锁存器的输出状态保持不变；当锁存命令cp=0，锁存器输出q?d，q=d；当锁存命令cp出现上升沿，输入信号d被封锁。

根据上述分析，画出锁存器输出q及 q的波形如习题4.3图（c）所示。

习题4.4 习题图4.4是作用于某主从jk触发器cp、j、k、 rd及 sd 端的信号波形图，试绘出q端的波形图。

解：主从jk触发器的 rd、且为低有效。

只有当rd?sd?1 sd端为异步清零和复位端，时，在cp下降沿的作用下，j、k决定输出q状态的变化。

q端的波形如习题4.4图所示。

习题4.5 习题4.5图（a）是由一个主从jk触发器及三个非门构成的“冲息电路”，习题4.5图（b）是时钟cp的波形，假定触发器及各个门的平均延迟时间都是10ns，试绘出输出f的波形。

cpf cp100ns10nsq（a）f30ns10ns（b）（c）习题4.5图解：由习题4.5图（a）所示的电路连接可知：sd?j?k?1，rd?f。

当rd?1时，在cp下降沿的作用下，且经过10 ns，状态q发生翻转，再经过30ns，f发生状态的改变，f?q。

rd?0时，经过10ns，状态q=0。

根据上述对电路功能的分析，得到q和f的波形如习题4.5图（c）所示。

习题4.6 习题4.6图（a）是一个1检出电路，图（b）是cp及j端的输入波形图，试绘出 rd端及q端的波形图（注：触发器是主从触发器，分析时序逻辑图时，要注意cp=1时主触发器的存储作用）。

cpj（a）qd（c）cp j（b）习题图解：分析习题4.6图（a）的电路连接：sd?1,k?0,rd?cp?q；分段分析习题4.6图（b）所示cp及j端信号波形。

（1）cp=1时，设q端初态为0，则rd?1。

j信号出现一次1信号，即一次变化的干扰，且k=0，此时q端状态不会改变；（2）cp下降沿到来，q端状态变为1，rd?cp，此时cp=0，异步清零信号无效；（3）cp出现上升沿，产生异步清零信号，使q由1变为0，在很短的时间里 rd又恢复到1；（4）同理，在第2个cp=1期间，由于j信号出现1信号，在cp下降沿以及上升沿到来后，电路q端和 rd端的变化与（2）、（3）过程的分析相同，其波形如习题4.6图（c）所示。

  1. 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
  2. 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
  3. 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
《数字电子技术基础》第五版
第四章
组合逻辑电路
4.3 若干常用组合逻辑电路
4.3.2 译码器
《数字电子技术基础》第五版
四、显示译码器
• 1. 七段字符显示器 分共阳极和共阴极两类 如：
《数字电子技术基础》第五版
• 2. BCD七段字符显示译码器（代码转换器）7448
输 数字
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
D0=D3=D5=D6=D7=1；D1=D2=D4=0。
《数字电子技术基础》第五版
例3:由真值表直接确定Di（续）
输入变量 R 0 0 0 0 1 1 1 1 A 0 0 1 1 0 0 1 1 G 0 1 0 1 0 1 0 1 输出 Z 1 0 0 1 0 1 1 1 D3=1 D2=G D1=G D0=G’ A1=R，A0=A Y=Z
Y 0 D0 D1 D2 D3 D4 D5 D6 D7
W 1 D’0 D’1 D’2 D’3 D’4 D’5 D’6 D’7
•解：
Z = A' B 'C ' + A' BC + AB 'C + ABC = 1⋅ A' B 'C ' + 0 ⋅ A' B 'C + 0 ⋅ A' BC ' + 1⋅ A BC + 0 ⋅ AB C + 1 ⋅ AB C
' ' '
• 用74HC153实现： • 取A1=A，A0＝B：
X = A B ⋅ 0 + A B ⋅1 + AB ⋅1 + AB ⋅ 0
' ' ' '
于是D10=D13=0；D11=D12=1；X=Y1。
Y = A B ⋅ C + A B ⋅ C + AB ⋅ C + AB ⋅ C
与门全出0 1
LT
'
0 1 0 1 0
0 0
1 1
0 1
当LT ' = 0 时，Ya ~ Yg全部置为1
0 0
1 1
1 1
1 0
每组与门至 《数字电子技术基础》第五版
7448的附加控制信号：（2）
' ' 灭灯输入/灭零输出 BI RBO
第1、3、5、 7条线为1 1 1
少一个出1 0
1 1 1
0 0
A1
0 0 1 1
A0
0 1 0 1
Y
D0 D1 D2 D3
注：Y=Z，Z与G对照，取其原变量、反变量、0或1值赋给Di。
《数字电子技术基础》第五版
例4:由卡诺图直接确定Di
取：A2=R，A1=A，A0=G 则：D0=D3=D5=D6=D7=1； D1=D2=D4=0。
某工厂有三个车间和一个自备电站。其中A车间和B车 间用电量相同，C车间用电量是A和B的和，而电站中 有两台发电机组X和Y，Y的发电量是X的两倍。启动X 机组发电可满足A或B车间工作，启动Y机组发电可满 足A和B车间同时工作或C车间单独工作，两台机组同 时启动可满足A和C车间同时工作或B和C车间同时工 作，而A、B、C三车间无法同时工作。按照节省的原 则，设计一个控制机组X和Y启动工作的电路。 解： 设输入变量为A、B、C，对应A、B、C三个车间，开 工为1，不开工为0； 设输出变量为X、Y，对应X、Y两台发电机，启动为1， 不启动为0。 于是得如下真值表：
1 0 0 0 0 0
2、4、6、 所有线 8线为1 全为1 1 1 1 1 1 1 1 1 0
与门全出1 0
0 0 0 0
0 1 1 1 1 1 1 0
0 1
《数字电子技术基础》第五版
7448的附加控制信号：（3）
• 灭零输入 RBI
'
当 RBI ' = 0 时， 如果输入
A3 A2 A1 A0 = 0000
故：A1=0, A0=0时，Y＝D0； A1=0, A0=1时，Y＝D1； A1=1, A0=0时，Y＝D2； A1=1, A0=1时，Y＝D3。
逻辑函数：Y = ∑ Di m i
《数字电子技术基础》第五版
• 例：“双四选一”，74HC153 • 分析其中的一个“四选一”
S’＝1，不工作，Y＝0； S’＝0，正常工作。
X = (m ⋅ m ⋅ m ⋅ m )
逻辑图：
' ' ' Y = (m1' ⋅ m3 ⋅ m5 ⋅ m6 ) '
《数字电子技术基础》第五版 ' ' ' ' ' 2 3 4 5
X = A BC + A BC + AB C + AB C
' ' '
《数字电子技术基础》第五版 ' ' '
' '
Y = A B C + A BC + AB C + ABC
做输入信号用， 称灭灯输入控制端。
BI ' = 0
1 0 1 0 0 0
无论输入状态是什么， 数码管熄灭。
0 1 1
0 1
《数字电子技术基础》第五版
7448的附加控制信号：（2）
灭灯输入/灭零输出 BI ' RBO ' 做输出信号用，称灭零输出端。 只有当输入 A3 A2 A1 A0 = 0 ， 且灭零输入信号 RBI ' = 0 时， RBO ' 才给出低电平。 因此 RBO ' = 0 表示译码器 将本来应该显示的零熄灭了
Ye = ( A2 A1' + A0 )'
' ' ' Y f = ( A3 A2 A0 + A2 A1 + A1 A0 )' ' ' Yg = ( A3 A2 A1' + A2 A1 A0 )'
BCD－七段显示译码器7448的逻辑图
《数字电子技术基础》第五版
7448的附加控制信号：
• 灯测试输入
第1、3、5 条线为0 1
《数字电子技术基础》第五版
逻辑函数表达式
' ' ' Ya = ( A3 A2 A1' A0 + A3 A1 + A2 A0 )' ' Yb = ( A3 A1 + A2 A1 A0 + A2 A1' A0 )' ' ' Yc = ( A3 A2 + A2 A1 A0 )' ' ' Yd = ( A2 A1 A0 + A2 A1' A0 + A2 A1' A0 )'
• “四选一”只有2位地址输入，从四个输入中选中一个 • “八选一”的八个数据需要3位地址代码指定其中任何一个
利用 S '作为第 3位地址输入端
A2＝0，第一组电路工作， 第二组不工作，Y2＝0； A2＝1，第二组电路工作， 第一组不工作，Y1＝0。 Y=Y1+Y2
' ' ' ' ' ' Y = ( A2 A1' A0 ) D0 + ( A2 A1' A0 ) D1 + ( A2 A1 A0 ) D2 + ( A2 A1 A0 ) D3 ' ' + ( A2 A1' A0 ) D4 + ( A2 A1' A0 ) D5 + ( A2 A1 A0 ) D6 + ( A2 A1 A0 ) D7
' ' ' ' ' ' ' ' ' ' ' ' ' = (m2 ⋅ m3 ⋅ m4 ⋅ m5 ) '
' '
Y = (( A B C ) ⋅ ( A BC ) ⋅ ( AB C ) ⋅ ( ABC ) )
' ' ' ' ' ' '
' ' '
= (m ⋅ m ⋅ m ⋅ m )
' 1 ' 3 ' 5
' ' 6
入
A3 A2 A1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
输
A0
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
出
Yd Ye
1 0 1 1 0 1 1 0 1 0 1 1 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 0 0 1 0
Ya
1 0 1 1 0 1 0 1 1 1 0 0 0 1 0 0
，
则灭灯。
《数字电子技术基础》第五版
功能表
LT’ 0
RBI’ X X
RI’/RBO’ 不接 0 输出 不接
功 能 灯测试 灭灯 灭零 正常显示
1
0 1
《数字电子技术基础》第五版
7448的输入、输出电路
《数字电子技术基础》第五版
驱动电流不足时要加上拉电阻
（驱动电流过大时要加限流电阻）
《数字电子技术基础》第五版
' ' ' '
0
0 1 1 1 1
+ 0 ⋅ ABC ' + 1 ⋅ ABC