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EDA实验一

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1 六、实验记录与结论

①图形输入设计原理图，如图1： ②文本输入设计：

图 1 图形输入原理图

③测试结果：

④程序下载后，在实验箱上观测到的结果：

实验箱上的灯1、灯2分别代表L1、L2，键1、键2、键3分别代表SW1、SW2、SW3。

A：当没有按下键1、键2、键3时，灯1亮，灯2不亮；

B：当只按下键1、键2、键3之间的任意1个键时，灯1亮，灯2不亮；

C：当按下键1、键2、键3之间的任意2个键时，灯1不亮，灯2亮；

D：当按下键1、键2、键3这3个键时，灯1不亮，灯2亮。

⑤学习总结：

A：在画原理图时，连线时，在交叉口时得有黑点，不然代表没连接上，测试时不能通过。

B：选芯片时，把show only fastest speed grades前的钩去掉,否则看不到EPF10K10LC84-4）。

 C：程序下载时，要检查实验箱与计算机之间“Altera 下载线”是否连接，检查实验箱是否通电和电源指示灯是否正常。

D：最重要的是，分配管脚时，要正确，是L1、L2接17、18端口，SW1、SW2、SW3接5、6、7端口。 module

majority_voter(SW1,SW2,SW3,L1,L2);

output L1,L2;

input SW1,SW2,SW3;

wire SW12,SW13,SW23;

assign SW12 = SW1 & SW2;

assign SW13 = SW1 & SW3;

assign SW23 = SW2 & SW3;

assign L2 = SW12 ^ SW13 ^ SW23;

assign L1 = ~L2;

endmodule

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EDA-实验报告

EDA-实验报告

1 实验一 五人表决器设计

一、实验目的

1 加深对电路理论概念的理解

3 加深计算机辅助分析及设计的概念

4 了解及初步掌握对电路进行计算机辅助分析的过程

二、实验要求

制作一个五人表决器，共五个输入信号，一个输出信号。若输入信号高电平数目多于低电平数目，则输出为高，否则为低。

三、实验原理

根据设计要求可知，输入信号共有2^5=32种可能，然而输出为高则有15种可能。对于本设计，只需一个模块就能完成任务，并采用列写真值表是最简单易懂的方法。

四、计算机辅助设计

设A,B,C,D,E引脚为输入引脚，F为输出引脚。则原理图如1所示

图1.1 五人表决器原理图

实验程序清单如下：

MODULE VOTE

A,B,C,D,E PIN;

F PIN ISTYPE 'COM';

TRUTH_TABLE

([A,B,C,D,E]->[F])

[0,0,1,1,1]->[1];

[0,1,1,1,0]->[1];

[0,1,0,1,1]->[1];

[0,1,1,0,1]->[1];

[1,0,1,1,1]->[1];

[1,1,0,1,1]->[1];

[1,1,1,0,1]->[1];

[1,1,1,1,0]->[1];

[1,1,1,0,0]->[1];

[1,1,0,1,0]->[1];

2 [1,1,1,1,1]->[1];

[1,1,0,0,1]->[1];

[1,0,0,1,1]->[1];

[1,0,1,0,1]->[1];

[1,0,1,1,0]->[1];

END

五、实验测试与仿真

根据题目要求，可设输入分别为：0，0，0，0，0；1，1，1，1，1；1，0，1，0，0；0，1，0，1，1。

其测试程序如下所示：

MODULE fivevote

A,B,C,D,E,F PIN;

X=.X.;

TEST_VECTORS

EDA实验报告

EDA实验报告

EDA实验报告

实验一：组合电路的设计

实验内容是对2选1多路选择器VHDL设计，它的程序如下：

ENTITY mux21a IS

PORT ( a, b : IN BIT;

s : IN BIT;

y : OUT BIT );

END ENTITY mux21a;

ARCHITECTURE one OF mux21a IS

SIGNAL d,e : BIT;

BEGIN

d <= a AND (NOT S) ;

e <= b AND s ;

y <= d OR e ;

END ARCHITECTURE one ;

Mux21a仿真波形图

以上便是2选1多路选择器的VHDL完整描述，即可以看成一个元件mux21a。mux21a实体是描述对应的逻辑图或者器件图，图中a和b分别是两个数据输入端的端口名，s为通道选择控制信号输入端的端口名，y为输出端的端口名。Mux21a结构体可以看成是元件的内部电路图。最后是对仿真得出的mux21a仿真波形图。

Mux21a实体

Mux21a结构体

实验二：时序电路的设计

实验内容D触发器的VHDL语言描述，它的程序如下：

LIBRARY IEEE ;

USE IEEE.STD_LOGIC_1164.ALL ;

ENTITY DFF1 IS

PORT (CLK : IN STD_LOGIC ;

D : IN STD_LOGIC ;

Q : OUT STD_LOGIC );

END ;

ARCHITECTURE bhv OF DFF1 IS

BEGIN

PROCESS (CLK)

BEGIN

IF CLK'EVENT AND CLK = '1'

EDA实验讲义

EDA实验讲义

1 实验一 带进位输入的8位加法器

一、实验目的

设计并实现一个8位全加器。

二、实验原理

在实验三中介绍了一个一位的全加器的例子，在这里将设计一个8 位的全加器，其框图如图1-1所示。图中的“进位入”Ci-1指的是低位的进位输出，“进位出”Ci即是本位的进位输出。

图 1-1 8位全加器原理图

三、实验要求

全加器的17个输入所对应的管脚与17位拨码开关相连，17个输入管脚是Ai0～Ai7、Bi0~Bi7和Ci-1，Ai0～Ai7、Bi0~Bi7代表两个8位二进制数，Ci-1代表进位入；9个输出所对应的管脚与9位发光二极管相连，9个输出管脚是Si0~Si7和Ci，Si0~Si7代表相加结果，Ci代表进位位。

实验工程项目命名为add，源程序命名为add_8.bdf。

四、实验记录

输入 实验结果

Ci-1 Bi(7..0) Ai(7..0) Si(7..0) Ci

0 00000000 00000000

0 00000001

„„ 00000000

„„

0 11111110 11111110

0 11111111 11111111

1 00000000 00000000

1 00000001

„„ 00000000

„„

1 11111110 00000000

1 11111111 00000000

五、实验报告要求

1、详细叙述设计过程与实验步骤；

2、分析实验记录的正确性。

（被加数）Bi (7..0) 全加器 （被加数）Ai (7..0)

（进位入）Ci-1 （全加和）Si (7..0)

（进位出）Ci 2 实验二 多路数据选择器

一、实验目的

设计并实现一个16选1多路数据选择器。

二、实验原理

在VHDL语言中描述一个2选一多路选择器的方法有多种，推荐使用when else构造，这样在VHDL代码中只用1行就可以描述2选1多路选择器。例如：

EDA实验

EDA实验

实 验 报 告

课程名称： EDA实验

实验题目： EDA实验总结

学生姓名： 裴彬彬 学号： 20101050045

物理科学技术 学院 物理 系 2010 级 电子科学与技术 专业

指导教师： 陈永康

实验时间： 2013 年

实验地点： 物科学院3414

一： 3-8译码器

实验程序：

module no1(y,en,a) ;

output [7:0]y ;

input en ;

input [2:0]a;

reg[7:0] y ;

always @ (en or a)

if (!en)

y = 8'b1111_1111 ;

else

case(a)

3'b000 : y = 8'b1111_1110 ;

3'b001 : y = 8'b1111_1101 ;

3'b010 : y = 8'b1111_1011 ;

3'b011 : y = 8'b1111_0111 ;

3'b100 : y = 8'b1110_1111 ;

3'b101 : y = 8'b1101_1111 ;

3'b110 : y = 8'b1011_1111 ;

3'b111 : y = 8'b0111_1111 ;

default : y = 8'bx ;

endcase

endmodule

波形：

实验总结：

1．编程中在使用CASE语句时，容易将ENDCASE语句忘掉，导致程序错误。

2．在文件名必须与VHDL文件中的设计实体名保持一致。

二：4位并行乘法器

实验程序：

module no2(a,b,y);

input [3:0]a;

input [3:0]b;

output [7:0]y;

assign y=a*b;