内存器件介绍之RAM篇(五)
在《内存器件介绍之RAM篇(四)》中我们介绍了SDRAM的“突发长度”、“预充电” 、“刷新”、“数据掩码”以及DDR“预存取”等一些基本参数和概念。下面重点介绍下DDR、DDR2、DDR3的管脚功能和它们之间的差异。
♦SDRAM芯片引脚及功能如下图所示：
下图为DDR SDRAM的管脚列表及功能描述，从中可以可以发现，与SDRAM相比，DDR SDRAM多了两个信号线：CLK#与 DQS，CLK#与正常 CLK 时钟相位相反，形成差分时钟信号。而数据的传输在 CLK 与 CLK#的交叉点进行，可见在 CLK 的上升与下降沿（此时正好是 CLK#的上升沿）都有数据被触发，从而实现 DDR。
由于数据是在 CK 的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求 CK 的上下沿间距要有精确的控制。但因为温度、电阻性能的改变等原因，CK 上下沿间距可能发生变化，此时与其反相的 CK#就起到纠正的作用。而由于上下沿触发的原因，也使
CL=1.5 和 2.5 成为可能，并容易实现。如下图所示，CK与CK#在相位上相差180度(CK与CK#实际上是伪差分时钟)。
♦DDR中的DQS信号
字节 DQS 是 DDR SDRAM 中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。每一颗芯片都有一个 DQS 信号线，它是双向的，在写入时它用来传送由北桥发来的 DQS 信号，读取时，则由芯片生成 DQS 向北桥发送。完全可以说，它就是数据的同步信号。
DQS 在读取时与数据同步传输，那么接收时也是以 DQS 的上下沿为准吗？不，如果以 DQS 的上下沿区分数据周期的危险很大。由于芯片有预取的操作，所以输出时的同步很难控制，只能限制在一定的时间范围内，数据在各 I/O
一、8K22 系列机芯功能简介
8K22 机芯采用MTK方案公司的MT8222ARSUD 芯片，通过在FLASH 中烧写相应的程序，该机芯板既可用于普通1366*768 的HD 屏，也可用于1920*1080 的FULL_HD 屏。该系列机芯接口包括：一路RF射频输入，一路VGA 输入，一路S端子输入，两组AV输入，两路USB 输入；两组高清分量输出，两路HDMI输出，一组AV 输出。每路模拟信号输入对应一路伴音输入，以及有一路伴音输出。本机芯采用USB 接口转VGA 接口的小板进行软件升级。
二、系统的供电网络
1.功能模块供电分配简图
图1 供电网络
整机供电网络框图如图1 所示。电源接通后，电源板通过CN17 提供给主板5V 待机电压，只有当POWER_ON 为低电平时，即CPU 送出低电平的POWER_ON 信号，电源板才开始输出主电压12V 和24V。其中24V 给PANEL背光及功放STA335BW供电；主电压12V一路直接给LVDS供电，一路通过两个LDO（U27 和U28）输出5V 给Tuner 供电，一路通过DC_DC（U12）输出5V给USB供电和DC_DC（U9）输出5V为后级数字电路模块提供电压。经U9 输出的5V 电压利用LDO 稳压转换输出3.3V 的主芯片DSP及其它功能模块所需工作电压，DDR 正常工作所需的2.6V电压以及PLL等所需的1.2V电压。
2.DC_DC 介绍
本机芯使用3 个DC_DC 电源芯片，2 个AP3003S（U12、U9），12V 转5V 和1 个AP1533（U3），5V 转1V。其中一路AP3003S 单独给USB 供电，另一路AP3003S 供主板后级使用；AP1533为主芯片核供电。 AP3003S 工作电流为3A，待机电流仅为80uA，转换效率高达90%，配合外围电路可输出3.3V、5V、12V，自带有过流保护电路，当负载过流时它的工作频率会由150KHz 降到15KHz，输出电压降至1V 以下。封装及引脚功能图见图2。
1 引言
DDR2(Double Data Rate2)SDRAM是由JEDEC(电子设备工程联合委员会)制定的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同：虽然采用时钟的上升／下降沿同时传输数据的基本方式，但DDR2却拥有2倍的DDR预读取能力(即4位预存取技术)。此外，DDR2还增加ODT(内建核心终结电阻器)功能，内建合适的端接电阻，避免了以往因片外连接大片终结电阻带来的制板成本增加。
基于FPGA的SDRAM控制器，以高可靠性、强可移植性、易于集成的特点，逐渐取代以往的专用控制器而成为主流解决方案。本文采用Xilinx公司的Spartan-3A系列FPGA和Hynix公司的DDR2 SDRAM器件HY5PS121621实现DDR2控制器的设计。
2 FPGA与DDR2存储器接口
图1所示为DDR2与FPGA的外围接口连接图，DDR2的信号线分为：时钟信号线CK／CK ；数据信号线Data／DQS／DM；地址信号线Address／BA1／BA0；命令信号线RAS／CAS／WE；控制信号线CS／CKE／ODT。FPGA除与DDR2的所有信号线相连外，还引出外部环回信号线(图中虚线所示)，此信号输出送至输入输出模块(IOB)，以补偿FPGA与存储器之间的IOB、器件和迹线的延迟。
差分时钟线CK／CK为DDR2数据传输提供时钟，在CK的上升沿和下降沿均有数据被触发；双向差分线DQS／DQS看作数据的同步信号，写入时由控制器发出，读取时由DDR2产生DQS向控制器发送，它与读数据边沿对齐而与写数据中心对齐。DN为数据信号屏蔽位在突发写传输时屏蔽不存储的数据；RAS／CAS／WE作为命令信号线向DDR2发出读取、写人、刷新或预充电命令；片内终结信号线ODT控制是否需要DDR2进行片内终结。
3 DDR2控制器的设计原理
基于FPGA的DDR2控制器设计是由时钟生成模块、存储控制模块和读写数据接口模块组成如图2所示。
1、Uniphy 整体框图：
2、存储控制器连接图
PHY的时钟与复位信号
1、 pll_ref_clk：PLL参考时钟输入。
2、 global_reset_n：全局复位信号，对PLL和PHY里的所有逻辑单元进行复位。
3、 soft_reset_n:软复位信号，对phy复位，不对PLL复位。当soft_reset_n为低时，输出的afi_reset_n信号也为低。
3、 各个模块间的接口信号
3、1控制器与用户接口间使用的Avalon相关信号线：
下表是本地接口信号，在altera例化的IP核里，本地用户接口使用的是avalon总线
➢ Local_addr：指的是用户接口端的地址线，位宽计算方法如下：
1） 当只使用1pcs 外部存储器时：
位宽=bank位宽+行位宽+列位宽-1；
2）当使用多片片外存储器时：
位宽=芯片位宽+bank位宽+行位宽+列位宽-1；
计算位宽时减1 是因为用户数据接口宽度是memory侧数据宽度的两倍（memory侧是在时钟的上升和下降沿都收发数据，而用户侧只在时钟的上升沿收发数据，假如用户读写数据的时钟频率与memory侧的数据频率相同，那么，在时钟上升沿来时，用户侧发送的数据位宽应是memory侧数据位宽的两倍）。
➢ local_be：字节使能信号（用于向控制器写数据时），与memory侧的DM（data
mask ）信号作用一样，比如，当想使local_data的某8位数据无效，将local_be的对应位置0即可。
➢ local_burstbegin：本地突发开始信号，当avalon总线开始突发读写时，将此信号置位‘1’。（使用条件：本地接口是avalon总线，且memory侧的突发长度大于2）
➢ local_size:本地突发长度，即连续读或写的local_data个数。长度不能超过ddr ip核里配置的maximum avalon- mm burst length的长度。
