数字电子技术实验报告

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数字电子技术实验报告

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姓名：班级：

实验一组合逻辑电路分析

一、实验用集成电路引脚图 74LS00集成电路：

74LS20集成电路：

二、实验内容 1．ABCD接逻辑开关，“1”表示高电平，“0”表示低电平。电路图如下:

3 X1 2.5 VJ1

Key = AJ2

Key = BJ3

Key = CJ4

Key = D0U4A7400N

U5B7400NU6C7400N1

67VCC5VVCC

A=B=C=D=1时（注：逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。）表格记录： A B C D X1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1

4 结果分析：由表中结果可得该电路所实现功能的逻辑表达式为：F=AB+CD。在multisim软件里运用逻辑分析仪分析，可得出同样结果： U4A7400N

U5B7400NU6C7400N5

6XLC1

A B12

2．密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当

两个条件同时满足时，开锁信号为”1”,将锁打开。否则，报警信号为”1”，则接通警铃。试分析密码锁的密码ABCD是什么？

5 电路图如下:

U1A74LS00DU2B74LS00DU3C74LS00DU4D74LS00D

U5A74LS00DU6C74LS00DU7D74LS00D

U8A74LS20DJ1Key = AJ2Key = BJ3Key = CJ4Key = DVCC5V

VCC02

568VCC5V

VCC

10开锁 2.5 V报警 2.5 V1112

A=B=C=D=1时

U1A74LS00DU2B74LS00DU3C74LS00DU4D74LS00D

U5A74LS00DU6C74LS00DU7D74LS00D

U8A74LS20DJ1Key = AJ2Key = BJ3Key = CJ4Key = DVCC5V

VCC02

568VCC5V

VCC

10开锁 2.5 V报警 2.5 V1112

A=B= D=1， C=0时

U1A74LS00DU2B74LS00DU3C74LS00DU4D74LS00D

U5A74LS00DU6C74LS00DU7D74LS00D

U8A74LS20DJ1Key = AJ2Key = BJ3Key = CJ4Key = DVCC5V

VCC02

568VCC5V

VCC

10开锁 2.5 V报警 2.5 V1112

A= D=1，B=C=0时记录表格： A B C D X1（开锁） X2（报警） 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 结果分析：由表可知，只有当A=D=1，B=C=0时，开锁灯亮；其它情况下，都是报警灯亮。因此，可知开锁密码是1001。

7 三、实验体会与非门电路可以实现多种逻辑函数的功能模拟，在使用芯片LS7400和LS7420时，始终应该注意其14脚接高电平，8脚接地，

否则与非门无法正常工作。利用单刀双掷开关，可以实现输入端输入高/低电平的转换；利用LED灯可以指示输出端的高低电平。

8 实验二组合逻辑实验（一）半加器和全加器

一、实验目的熟悉用门电路设计组合电路的原理和方法步骤。二、预习内容 1.预习用门电路设计组合逻辑电路的原理和方法步骤。 2.复习二进制数的运算。 ①用与非门设计半加器的逻辑图。 ②完成用异或门、与非门、与或非门设计全加器的逻辑图。 ③完成用异或门设计的三变量判奇电路的原理图。三、参考元件 74LS283： 74LS00：

9 74LS51： 74LS136：

四、实验内容 1．用与非门组成半加器，用异或门、与或非门、与非门组成全加器。

实验结果填入表中。（1）与非门组成的半加器。电路图如下（J1、J2分别代表Ai、Bi，图示为Ai、Bi分别取不同的电平时的仿真结果）： VCC5V

U1A74LS00DU2B74LS00DU3C74LS00DU4D74LS00DU5A74LS00DS 2.5 VC 2.5 VJ1

Key = SpaceJ2

Key = SpaceVCC1

5367

10 VCC5V

U1A74LS00DU2B74LS00DU3C74LS00DU4D74LS00DU5A74LS00DS 2.5 VC 2.5 VJ1

Key = SpaceJ2

Key = SpaceVCC1

5367

VCC5V

U1A74LS00DU2B74LS00DU3C74LS00DU4D74LS00DU5A74LS00DS 2.5 VC 2.5 VJ1

Key = SpaceJ2

Key = SpaceVCC1

5367

VCC5V

U1A74LS00DU2B74LS00DU3C74LS00DU4D74LS00DU5A74LS00DS 2.5 VC 2.5 VJ1

Key = SpaceJ2

Key = SpaceVCC1

5367

11 记录表格：被加数Ai 0 1 0 1 被加数Bi 0 0 1 1 和Si 0 1 1 0 新进位Ci 0 0 0 1 （2）异或门、与或非门、与非门组成的全加器。电路图如下： VCC5V

Key = AJ2

Key = BJ3

Key = CU1A74LS136DU2B74LS136D

U3A

74LS51D81121391011Si 2.5 VCi 2.5 V

U6A74LS00D0

6734

VCC VCC5V

Key = AJ2

Key = BJ3

Key = CU1A74LS136DU2B74LS136D

U3A

74LS51D81121391011Si 2.5 VCi 2.5 V

U6A74LS00D0

6734

VCC

12 VCC5V

Key = AJ2

Key = BJ3

Key = CU1A74LS136DU2B74LS136D

U3A

74LS51D81121391011Si 2.5 VCi 2.5 V

U6A74LS00D0

6734

VCCVCC5V

Key = AJ2

Key = BJ3

Key = CU1A74LS136DU2B74LS136D

U3A

74LS51D81121391011Si 2.5 VCi 2.5 V

U6A74LS00D0

6734

VCC

记录表格：被加数Ai 0 1 0 1 0 1 0 1 被加数Bi 0 0 1 1 0 0 1 1 前级进位Ci-1 0 0 0 0 1 1 1 1 和Si 0 1 1 0 1 0 0 1 新进位Ci 0 0 0 1 0 1 1 1

13 2．用异或门设计三变量判奇电路，要求变量中的1的个数为奇数时，

输出为1，否则为0。实验结果填入表中。电路图如下： U1A74LS136DU2B74LS136DVCC5VX1 2.5 VJ1

Key = AJ2

Key = BJ3

Key = C1

VCC023

U1A74LS136DU2B74LS136DVCC5VX1 2.5 VJ1

Key = AJ2

Key = BJ3

Key = C1

VCC023

14 U1A74LS136DU2B74LS136DVCC5VX1 2.5 VJ1

Key = AJ2

Key = BJ3

Key = C1

VCC023

U1A74LS136DU2B74LS136DVCC5VX1 2.5 VJ1

Key = AJ2

Key = BJ3

Key = C1

VCC023

15 U1A74LS136DU2B74LS136DVCC5VX1 2.5 VJ1

Key = AJ2

Key = BJ3

Key = C1

VCC023

U1A74LS136DU2B74LS136DVCC5VX1 2.5 VJ1

Key = AJ2

Key = BJ3

Key = C1

VCC023

记录表格：输入A 0 0 0 0 1 1 1 1 输入B 0 0 1 1 0 0 1 1 输入C 0 1 0 1 0 1 0 1 输出L 0 1 1 0 1 0 0 1 结果分析：由实验结果可知,当A、B、C有奇数个1时，灯亮；当有偶数个1时，灯不亮。故该电路实现了判奇功能。

电子技术实验报告

学生实验报告

院别电子信息学院课程名称电子技术实验

班级信息工程实验名称集成运算放大器

姓名实验时间年月日

学号指导教师

报告内容

一、实验目的和任务

1.熟悉运算放大器应用电路的调试；

2.掌握运算放大器差动运算应用电路的分析。

二、实验原理介绍

1.反相比例放大电路

图6.1 反相比例放大电路

2.同相比例放大电路

图6.2 同相比例放大电路

0111oiiffioufrRIUrRRUUAIUrRRUUAiifiouf110or

三、实验内容和数据记录

1.反相比例放大电路

实验电路如图6.1所示。

图6.1 反相比例放大电路

(1)按表6.1内容实验并测量记录。

表6.1

直流输入电压Vi(mV) 30 100 300 1000 3000

输出电压VO 理论估算(mV) -300 -1000 -3000 -10000 -30000

实际值(mV) -294 -923 -2890 -9450 -9450

误差 6 77 110 550 20560

2.同相比例放大电路

电路如图6.2所示

(1) 按表6.2实验测量并记录。

图6.2 同相比例放大电路

表6.2

直流输入电压Vi(mV) 30 100 300 1000 3000

输出电压VO 理论估算(mV) 330 1100 3300 11000 33000

实际值(mV) 400 1250 3390 11090 11260

误差 70 150 90 90 21740

3.电压跟随电路

实验电路如图6.3所示。

图6.3 电压跟随电路

按表6.3内容实验并测量记录。

表6.3

Vi(V) －2 －0.5 0 ＋0.5 1

VO(V) RL=∞ -1.98 -0.5 0.01 0.51 1.02

RL=5K1 -1.98 -0.48 0.02 0.52 1

数字电子技术实验

数

字

电

子

技

术

实

验

11级信安三班

罗志磊

1108105081

实验名称：制作一个电子钟表。

实验功能：能够实现24小时计数，并且能够手控调节时间。

实验工具： multisim.

实验所用的电子元件：与非门，反相器，74160，开关，矩形脉冲发生器，LED数码管。

制作方法：用置零法制作两个六十进制计数器和一个二十四进制计数器，再用与非门将三个计数器按照如下试验截图相连，即得到一个24小时的电子钟表。

实验截图：

操作方法：用multisim打开此实验，点击运行按钮，电子钟表开始计时。用鼠标点击按钮A，可以调节分钟，用鼠标点击按钮B可以调节小时，若持续按住按钮A或B则可以快速调节分钟或小时，也可以按键盘的A或B进行调节。运行结果：如下截图：

数字电子技术实验报告——基于FGPA的4位智能抢答器(verilog HDL)

基于FPGA的4位智能抢答器

一、设计任务要求

基于 EDA/SOPC 系统开发平台，运用 QuartusⅡ可编程逻辑器件开发软件，

设计一个 4 位智能抢答器，在开发箱上，本系统使用频率为 1000 赫兹的时钟脉冲。要求如下：

1、可以同时供 4 名选手抢答，其编号分别为 1、2、3、4，各用抢答按键 S1、S2、S3、S4，按键编号与选手编号对应。主持人设置有一个“开始”按键 S5，一个“复位”按键 S6，用于控制抢答的开始和系统的复位；各个按键按下为“0”，弹起为“1”；

2、系统上电和按下“复位”按键后 4 位数码管显示“0000”，此时只有“开始”按键有效，其他按键不起作用；

3、当主持人按下“开始”按键后，开始计时，数码管左边两位显示计时的时间，单位为 “秒”；如果有选手按下抢答按键，定时器停止工作，数码管显示器上左边两个数码管显示抢答时刻的时间；选手编号立即锁存并显示在右边的两个数码管上，同时封锁输入电路，禁止其他选手抢答；此状态一直保持到主持人将系统复位为止；

4、抢答的有效时间为 10 秒，如果定时抢答的时间已到而没有选手抢答，本次抢答无效，封锁输入电路，禁止抢答，数码管左边显示“10”，右边显示“00”；此状态一直保持到主持人将系统复位为止；

5、附加提高：在主持人未按下开始按键时，如果有人抢答则犯规，在数码管上右边两位闪烁犯规选手的编号，闪烁频率为 0.5HZ，左边两位显示“00”；此状态一直保持到主持人将系统复位为止。

二、设计步骤

本次设计主要采用 Verilog HDL 语言，总体编程思路采用模块化设计方式，主要分为

3 个模块，一个主控制及按键输入模块，一个计时显示模块，一个抢答组号显示模块，分别对这 3 个子模块进行独立编程设计，编译仿真通过并生成元件，在顶层使用原理图或者 Verilog HDL 语言的方式将 3 个模块连接起来完成整个设计。锁定管脚并编译仿真通过，下载到开发箱进行测试。

数字电子技术实验报告(理工类)

西华大学实验报告

1 西华大学实验报告（理工类）

开课学院及实验室：机械工程学院实验时间：年月日

学生姓名学号成绩

学生所在学院年级/专业/班

课程名称数字电子技术实验(机械) 课程代码 6003359

实验项目名称项目代码

指导教师唐浦华项目学分

一、实验目的

二、实验原理

三、实验设备、仪器及材料

四、实验步骤（按照实际操作过程）

第组西华大学实验报告

2 五、实验过程记录(数据、图表、计算等)

六、实验结果分析及问题讨论

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