采样时钟抖动的原因及其对ADC信噪比的影响与抖动时钟电路设计

时钟抖动的4大根本原因及3种查看途径时钟接口阈值区间附近的抖动会破坏ADC的时序。

例如，抖动会导致ADC在错误的时间采样，造成对模拟输入的误采样，并且降低器件的信噪比（SNR）。

降低抖动有很多不同的方法，但是，在get降低抖动的方法前我们必须找到抖动的根本原因！时钟抖动，why？时钟抖动的根本原因就是时钟和ADC之间的电路噪声。

随机抖动由随机噪声引起，主要随机噪声源包括· 热噪声(约翰逊或奈奎斯特噪声)，由载流子的布朗运动引起。

· 散粒噪声，与流经势垒的直流电流有关，该势垒不连续平滑，由载流子的单独流动引起的电流脉冲所造成。

· 闪烁噪声，出现在直流电流流动时。

该噪声由携带载流子的半导体中的陷阱引起，这些载流子在释放前通常会形成持续时间较短的直流电流。

· 爆裂噪声，也称爆米花噪声，由硅表面的污染或晶格错位造成，会随机采集或释放载流子。

查看时钟信号噪声，how？确定性抖动由干扰引起，会通过某些方式使阈值发生偏移，通常受器件本身特性限制。

查看时钟信号噪声通常有三种途径：时域、频域、相位域。

咳咳，敲黑板划重点，以上三种途径的具体方法如下↓↓↓时域图图1. 抖动的时域图时钟抖动是编码时钟的样本（不同周期）间的变化，包括外部和内部抖动。

抖动引起的满量程信噪比由以下公式得出举个栗子，频率为1 Ghz，抖动为100 FS均方根值时，信噪比为64 dB。

在时域中查看时，x轴方向的编码边沿变化会导致y轴误差，幅度取决于边沿的上升时间。

孔径抖动会在ADC输出产生误差，如图2所示。

抖动可能产生于内部的ADC、外部的采样时钟或接口电路。

图2. 孔径抖动和采样时钟抖动的影响图3显示抖动对信噪比的影响。

图中显示了5条线，分别代表不同的抖动值。

x轴是满量程模拟输入频率，y轴是由抖动引起的信噪比，有别于ADC总信噪比。

图3. 时钟抖动随模拟信号增大而提升信噪比由抖动引起的信噪比和有效位数(ENOB)的关系由以下公式定义：SNR = 6.02 N + 1.76 dB其中N =有效位数。

时钟抖动和相位噪声对采样系统的影响作者：Brad Brannon系统的性能大多取决于时钟抖动规范，所以仔细评估是非常重要的。

随着直接中频采样的更高分辨力数据转换器的上市，系统设计师必须对低抖动时钟电路做出有助于性能与成本折衷的抉择。

制造商用来规定时钟抖动的很多传统方法并不适用于数据转换器，或者说，充其量也只能反映问题的一部分。

如果对时钟电路的规范和设计没有恰当的了解，你就不能实现这些数据转换器的最佳性能。

如果明智地选择时钟，一份简单的抖动规范几乎是不够的。

而重要的是，你要知道时钟噪声的带宽和频谱形状，才能在采样过程中适当地将它们考虑进去。

很多系统设计师对数据转换器时钟的相位噪声和抖动要求规定得不够高，几皮秒的时钟抖动很快就转换成信号路径上的数分贝损耗。

相反，有些设计师仅仅因为不清楚时钟噪声会对转换器、最终对他们的产品性能产生何种影响，可能会为一个昂贵的时钟源付出过多。

要注意的是，最昂贵的时钟发生器并不总是带来最佳的系统性能。

许多折衷方案均与时钟抖动、相位噪声和转换器性能有关。

一旦你了解了这些折衷方案，就能以最低的成本为应用系统选择最佳的时钟。

对于中频采样系统和射频采样系统来说，编码源的功能与其说像一个时钟，倒不如说更像一个本地振荡器。

很多设计师都希望制造商在频域内规定时钟要求，就像他们制作射频合成器时所做的那样。

尽管很难给出时钟抖动和相位噪声之间的直接相关性，但是，仍然有一些指导原则适用于根据时钟抖动或相位噪声来设计和选择编码源。

数据转换器的主要目的要么是由定期的时间采样产生模拟波形，要么是由一个模拟信号产生一系列定期的时间采样。

因此，采样时钟的稳定性是十分重要的。

从数据转换器的角度来看，这种不稳定性，亦即随机的时钟抖动，会在模数转换器何时对输入信号进行采样方面产生不确定性。

随机抖动具有高斯分布特征；事件的均方根时间值或标准偏差可确定这种随机抖动。

虽然有几种直接测量时钟抖动的方法，但在测量亚皮秒定时变化时，时钟稳定性的要求愈发严格，所以需要采用间接的测量方法。

采样时钟抖动的原因及其对ADC信噪比的影响与抖动时钟电路设计ADC是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处理部分的桥梁，其性能在很大程度上决定了接收机的整体性能。

在A/D转换过程中引入的噪声来源较多，主要包括热噪声、ADC电源的纹波、参考电平的纹波、采样时钟抖动引起的相位噪声以及量化错误引起的噪声等。

除由量化错误引入的噪声不可避免外，可以采取许多措施以减小到达ADC前的噪声功率，如采用噪声性能较好的放大器、合理的电路布局、合理设计采样时钟产生电路、合理设计ADC的供电以及采用退耦电容等。

本文主要讨论采样(a)12位ADC理想信噪比(b)AD9245实测信噪比图1 不同时钟抖动情形下12位ADC的信噪比示意图时钟抖动对ADC信噪比的影响采样时钟的抖动是一个短期的、非积累性变量，表示数字信号的实际定时位置与其理想位置的时间偏差。

时钟源产生的抖动会使ADC的内部电路错误地触发采样时间，结果造成模拟输入信号在幅度上的误采样，从而恶化ADC的信噪比。

在时钟抖动给定时，可以利用下面的公式计算出ADC的最大信噪比：根据公式(2)，图1分别给出了量化位数为12-bit时不同时钟抖动情形下ADC 理想信噪比和实测信噪比示意图。

由图1可以看出时钟的抖动对ADC信噪比性能的恶化影响是十分明显的，相同时种抖动情形下进入到ADC的信号频率越高，其性能恶化就越大，同一输入信号频率情形下，采样时钟抖动越大，则ADC信噪比性能恶化也越大。

对比图1中两个示意图可以看出实测的采样时钟抖动对ADC信噪比性能的影响同理论分析得到的结果是十分吻合的，这也证明了理论分析的正确性。

因此，在实际应用时不能完全依据理想的信噪比公式来选择A/D 转换芯片，而应该参考芯片制造商给出的实测性能曲线和所设计的采样时钟的抖动性能来合理选择适合设计需要的A/D转换芯片，并留出一定的设计裕量。

图2 一个实用的低抖动时钟产生电路两种实用的低抖动采样时钟产生电路时钟抖动的产生机制直接测量时钟抖动是比较困难的，一般采用间接测量的方法，为此本节首先给出时钟抖动的产生机制。

时钟和定时芯片降低抖动提高精度时钟和定时芯片降低抖动提高精度时钟和定时芯片是现代电子产品中不可或缺的组成部分。

它们在各种应用中都具有重要的作用，如通信设备、计算机、汽车电子以及工业自动化等领域。

然而，由于各种因素的干扰，时钟和定时芯片在实际应用中可能会出现抖动问题，从而降低了精度。

本文将讨论抖动的原因以及如何通过各种方法来降低抖动，以提高时钟和定时芯片的精度。

一、抖动的原因抖动是指时钟或定时芯片在其理想频率周围产生的随机时间偏差。

其主要原因包括以下几个方面：1. 外部干扰：时钟和定时芯片可能会受到来自电源波动、信号干扰、温度变化等外部因素的干扰，从而导致抖动。

2. 设计缺陷：在时钟和定时芯片的设计中，可能存在电路设计不合理、布局问题或者材料质量等方面的缺陷，这些都可能对抖动产生影响。

3. 阻尼问题：时钟和定时芯片内部的振荡器可能存在阻尼不足的问题，从而导致抖动的产生。

4. 时钟信号传输问题：当时钟信号被传输到其他电路或系统时，可能会受到传输线路质量、噪声等因素的影响，从而引起抖动。

二、降低抖动的方法为了提高时钟和定时芯片的精度，需要采取相应的措施来降低抖动。

以下是几种常见的方法：1. 选择合适的振荡器：振荡器是时钟和定时芯片的关键组件，选择合适的振荡器对降低抖动至关重要。

一般而言，TCXO（温度补偿型晶体振荡器）和OCXO（精确温度补偿型晶体振荡器）具有较高的精度和稳定性，可用于要求较高精度的领域。

2. 优化电路设计：在时钟和定时芯片的设计过程中，需要注意电路的布局、功耗管理以及环境干扰等因素，优化电路设计可以有效减少抖动问题的发生。

3. 降低干扰影响：通过合理的防护措施，例如添加滤波电容、隔离干扰源等，可以有效降低外部干扰对时钟和定时芯片的抖动影响。

4. 传输线路优化：对于需要传输时钟信号的场景，应注意优化传输线路的设计，减少噪声干扰和信号失真，从而避免抖动问题的产生。

5. 使用校准技术：校准技术可以通过对时钟和定时芯片的输出进行实时校准，从而提高其精度和稳定性。

时间抖动(jitter)的概念及其分析方法随着通信系统中的时钟速率迈入GHz级，抖动这个在模拟设计中十分关键的因素，也开始在数字设计领域中日益得到人们的重视。

在高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率。

不仅如此，它还会导致通信链路的误码率增大，甚至限制A/D转换器的动态范围。

有资料表明在3G Hz以上的系统中，时间抖动（jitter）会导致码间干扰（ISI），造成传输误码率上升。

在此趋势下，高速数字设备的设计师们也开始更多地关注时序因素。

本文向数字设计师们介绍了抖动的基本概念，分析了它对系统性能的影响，并给出了能够将相位抖动降至最低的常用电路技术。

本文介绍了时间抖动（jitter）的概念及其分析方法。

在数字通信系统，特别是同步系统中，随着系统时钟频率的不断提高，时间抖动成为影响通信质量的关键因素。

关键字：时间抖动、jitter、相位噪声、测量时间抖动的概念在理想情况下，一个频率固定的完美的脉冲信号（以1MHz为例）的持续时间应该恰好是1us，每500n s有一个跳变沿。

但不幸的是，这种信号并不存在。

如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。

这种不确定就是抖动。

抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。

在绝大多数文献和规范中，时间抖动（jitter）被定义为高速串行信号边沿到来时刻与理想时刻的偏差，所不同的是某些规范中将这种偏差中缓慢变化的成分称为时间游走（wander），而将变化较快的成分定义为时间抖动（jitter）。

图1 时间抖动示意图1．时间抖动的分类抖动有两种主要类型：确定性抖动和随机性抖动。

确定性抖动是由可识别的干扰信号造成的，这种抖动通常幅度有限，具备特定的（而非随机的）产生原因，而且不能进行统计分析。

随机抖动是指由较难预测的因素导致的时序变化。

例如，能够影响半导体晶体材料迁移率的温度因素，就可能造成载子流的随机变化。

时钟抖动对A／D变换器采样性能的影响【摘要】时钟抖动时是影响ADC性能指标的重要因素。

本文首先给出了时钟抖动和相位噪声的定义，并分析了二者之间的换算关系；然后给出了时钟抖动对A/D变换器的影响；最后结合某工程中的实测数据验证了时钟抖动对A/D变换器性能的影响。

【关键词】时钟抖动；相位噪声；信噪比1.引言在通信、雷达、导航以及声纳等军事领域中，信号的带宽比较宽（有的达到40～400 MHz），要采集这些高带宽的信号，A/D变换器的采样时钟至少要超过100MHz。

在如此高的采样时钟下，如何获取高性能指标成为数据采集系统研究的重点。

而采集信号的信噪比是采集系统性能指标的最重要一项。

采样时钟是A/D变换器的基本要素，随着采样输入信号的带宽和频率迅速提高，采样时钟频率也迅速提高，对采样时钟稳定度的要求也更高。

采样时钟的抖动是时钟源的一种固有的性质，在高速高精度的A/D器件中，采样时钟抖动对A/D采样结果的影响不可忽视。

2.时钟抖动与相位噪声之间的关系时钟信号的质量通常用抖动和相位噪声来描述。

抖动包括：周期抖动、逐周期抖动和累计抖动。

对于应用于数据采集系统的采样时钟，一般关注的是它的周期抖动，即时钟的连续周期间的偏差（抖动）。

时钟源产生的抖动会使A/D变换器的内部电路错误地触发采样时间，结果造成模拟输入信号在幅度上的误采样，从而恶化A/D变换器的信噪比[1]。

相位噪声则是在频域内对信号的相位抖动和相位调制的描述。

2.1 周期抖动的定义周期抖动是实测周期和理想周期之间的时间差。

其一般服从正态分布，一般采用均方根值来描述。

如图1所示，设T0表示理想时钟周期；Tt表示t时刻实测周期；J（t）PER 表示为t时刻的随机抖动，如下：2.2 相噪的定义理想的无噪声时钟频率源，设其载频为f0，其对应的频谱是一个纯净的谱线，实际输出的信号总是存在噪声，这些噪声将对频率和振幅进行调制，所以实际的频谱总有一定的宽度如图2的左图所示[2]。

微电子电路中的时钟信号抖动分析与优化方法研究引言：时钟信号在微电子电路中起着至关重要的作用，它是整个系统的节拍，负责同步各个模块的工作。

然而，由于各种因素的干扰，时钟信号会产生抖动，导致系统性能下降。

因此，对时钟信号的抖动进行分析和优化成为微电子电路设计中的重要课题。

一、时钟信号抖动的来源时钟信号抖动是指时钟信号的周期性变化，主要有以下几个来源：1. 环境干扰：温度变化、电磁辐射等环境因素会对时钟信号产生影响，导致抖动。

2. 电源噪声：电源的不稳定性会引起时钟信号的抖动。

3. 器件非线性：微电子器件的非线性特性会对时钟信号产生影响，引起抖动。

4. 时钟信号传输线路：传输线路的噪声、阻抗不匹配等因素也会导致时钟信号的抖动。

二、时钟信号抖动的影响时钟信号抖动对微电子电路的性能有着重要的影响，主要体现在以下几个方面：1. 时序错误：时钟信号抖动会导致时序错误，使得电路无法按照设计要求正常工作。

2. 时钟偏移：时钟信号抖动会引起时钟频率的偏移，导致电路的时钟周期不稳定。

3. 噪声干扰：时钟信号抖动会引入噪声，影响电路的信号完整性和稳定性。

4. 能耗增加：时钟信号抖动会导致电路频繁切换，增加功耗。

三、时钟信号抖动分析方法为了准确分析时钟信号的抖动情况，可以采用以下几种方法：1. 时钟抖动测量仪器：使用专门的时钟抖动测量仪器，通过测量时钟信号的抖动参数，如峰峰值、均方根值等，来评估抖动情况。

2. 时钟抖动仿真工具：利用电路仿真软件，对时钟信号进行仿真分析，得到时钟信号的波形和频谱，进而分析抖动情况。

3. 时钟抖动模型：建立时钟信号的抖动模型，通过数学方法进行分析，得到时钟信号的抖动特性。

四、时钟信号抖动优化方法为了降低时钟信号的抖动，可以采用以下几种优化方法：1. 电源和地线设计：合理设计电源和地线，减小电源噪声对时钟信号的影响。

2. 环境隔离：采用屏蔽罩、隔离层等措施，减少环境因素对时钟信号的干扰。

3. 时钟信号传输线路设计：采用匹配阻抗、减小传输线路长度等措施，降低传输线路对时钟信号的影响。

如何估算采样时钟抖动
ADC 设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率级，从而降低成本和功耗。

在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR) 的主要原因。

本文章重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与ADC 的孔径抖动组合。

采样过程回顾
根据Nyquist-Shannon 采样定理，如果以至少两倍于其最大频率的速率来对原始输入信号采样，则其可以得到完全重建。

假设以100 MSPS 的速率对高达10MHz 的输入信号采样，则不管该信号是位于 1 到10MHz 的基带(首个Nyquist 区域)，还是在100 到110MHz 的更高Nyquist 区域内欠采样，都没关系(请参见图1)。

图1 100MSPS 采样的两个输入信号显示了混叠带来的相同采样点 。