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（一）．数字逻辑基础（1）．进制与进制之间的转换（2）．与逻辑和与门电路（3）．或逻辑和或门电路（4）．非逻辑和非门电路（5）．与非门电路（6）．集成门电路（7）．逻辑代数定律与逻辑函数化简（二）．组合逻辑电路（8）．组合逻辑电路的分析与设计（9）．编码器（10）．译码器（11）．加法器（12）．数值比较器（13）．数据选择器（三）．时序逻辑电路（14）．RS触发器（15）．D触发器与数据寄存器（16）．移位寄存器（17）．JK触发器与计数器（四）．555时基电路与石英晶体多谐振荡器（18）．定时器（19）．施密特触发器（20）．多谐振荡器（五）．数模与模数转换（21）．数模转换电路DAC（22）．模数转换电路ADC（六）．半导体存储器（23）．只读存储器ROM（24）．随机存储器RAM（一）．数字逻辑基础（1）．进制与进制之间的转换1．在数字电路中，通常用数字来表示高电平，用数字来表示低电平。
2．某二进制数由4位数字组成，其最低位的权是，最高位的权是。
3．完成下列进制的转换：（00011111）2=（）10 ；（10）10=（）2 ；（1111）2=（）8 ；（10）8=（）2 ；（011111）2=（）16 ；（2A）16=（）2 。
（01010101）8421=（）10 ；（32）10=（）8421 ；4．二进制数只有（）数码。
A．0 B.1C．0、1 D.0、1、25．十六进制数只有（）数码。
A．0～F B.1～FC．0～16 D.1～166．一位十六进制数可以用（）位二进制数来表示。
A．1 B.2C．4 D.16（2）．与逻辑和与门电路7．“Y等于A与B”的逻辑函数式为。
8．与门电路是当全部输入为时，输出才为“1”。
9．开关串联的电路可以用“与”逻辑表示。
（）10．门电路可以有多个输出端。
（）11．门电路可以有多个输入端。
（）（3）．或逻辑和或门电路12．“Y等于A或B”的逻辑函数式为。
第四章组合逻辑电路1. 解： (a)(b)是相同的电路，均为同或电路。
2. 解：分析结果表明图(a)、(b)是相同的电路，均为同或电路。
同或电路的功能：输入相同输出为“1”；输入相异输出为“0”。
因此，输出为“0”(低电平)时，输入状态为AB＝01或103. 由真值表可看出，该电路是一位二进制数的全加电路，A为被加数，B为加数，C为低位向本位的进位，F1为本位向高位的进位，F2为本位的和位。
4. 解：函数关系如下：SF++⊕=+ABSABS BABS将具体的S值代入，求得F 312值，填入表中。
A A FB A B A B A A F B A B A A F A A F AB AB F B B A AB F AB B A B A B A AB F B A A AB F B A B A B A F B A AB AB B A B A F B B A B A B A B A B A B A F AB BA A A B A A B A F F B A B A F B A B A F A A F S S S S =⊕==+==+⊕===+⊕===⊕===⊕===+⊕===+=+⊕===⊕==+==⊕==Θ=+=+⊕===+++=+⊕===+=⊕===⊕==+=+⊕==+=+⊕===⊕==01111111011010110001011101010011000001110110)(01010100101001110010100011000001235. （1）用异或门实现，电路图如图(a)所示。
(2) 用与或门实现，电路图如图(b)所示。
6. 解因为一天24小时，所以需要5个变量。
P变量表示上午或下午，P＝0为上午，P=1为下午；ABCD表示时间数值。
真值表如表所示。
利用卡诺图化简如图(a)所示。
化简后的函数表达式为D C A P D B A P C B A P A P DC A PD B A P C B A P A P F =+++=用与非门实现的逻辑图如图(b )所示。
《数字电⼦技术基础》复习指导（第四章）第四章组合逻辑电路⼀、本章知识点(⼀)概念1.组合电路：电路在任⼀时刻输出仅取决于该时刻的输⼊，⽽与电路原来的状态⽆关。
电路结构特点：只有门电路，不含存储（记忆）单元。
2.编码器的逻辑功能：把输⼊的每⼀个⾼、低电平信号编成⼀个对应的⼆进制代码。
优先编码器：⼏个输⼊信号同时出现时，只对其中优先权最⾼的⼀个进⾏编码。
3.译码器的逻辑功能：输⼊⼆进制代码，输出⾼、低电平信号。
显⽰译码器：半导体数码管(LED数码管)、液晶显⽰器(LCD)4.数据选择器：从⼀组输⼊数据中选出某⼀个输出的电路，也称为多路开关。
5.加法器半加器：不考虑来⾃低位的进位的两个1位⼆进制数相加的电路。
全加器：带低位进位的两个 1 位⼆进制数相加的电路。
超前进位加法器与串⾏进位加法器相⽐虽然电路⽐较复杂，但其速度快。
6.数值⽐较器：⽐较两个数字⼤⼩的各种逻辑电路。
7.组合逻辑电路中的竞争⼀冒险现象竞争：门电路两个输⼊信号同时向相反跳变(⼀个从1变0，另⼀个从0变1)的现象。
竞争-冒险：由于竞争⽽在电路输出端可能产⽣尖峰脉冲的现象。
消除竞争⼀冒险现象的⽅法：接⼊滤波电容、引⼊选通脉冲、修改逻辑设计(⼆)组合逻辑电路的分析⽅法分析步骤：1.由图写出逻辑函数式，并作适当化简；注意：写逻辑函数式时从输⼊到输出逐级写出。
2.由函数式列出真值表；3.根据真值表说明电路功能。
(三)组合逻辑电路的设计⽅法设计步骤：1.逻辑抽象：设计要求----⽂字描述的具有⼀定因果关系的事件。
逻辑要求---真值表(1) 设定变量--根据因果关系确定输⼊、输出变量；(2)状态赋值：定义逻辑状态的含意输⼊、输出变量的两种不同状态分别⽤0、1代表。
(3)列出真值表2.由真值表写出逻辑函数式真值表→函数式，有时可省略。
3.选定器件的类型可选⽤⼩规模门电路，中规模常⽤组合逻辑器件或可编程逻辑器件。
4.函数化简或变换式(1)⽤门电路进⾏设计：从真值表----卡诺图/公式法化简。
触发器的动态特性
1．动态参数
（1）平均传输时间t pd
它的定义是指时钟信号的动作沿（例如，主从触发器是指CP 的下降沿，对维持阻塞触发器是指CP 的上升沿）开始，到触发器输出状态稳定为止的持续时间。
通常输出端由高电平变为低电平的传输时间称为t CPHL ，从低电平变为高电平的传输时间为t CPLH ，一般t CPHL 比t CPLH 大一级门的延迟时间。
它们表明对时钟脉冲CP 的要求。
（2）最高时钟频率max
f max f 是触发器在计数状态下能正常工作的最高频率，是表明触发器工作速度的一个指标。
在测定max f 时，必须在规定的负载条件下进行，因为测得的结果和负载状况有关系。
2．集成触发器的脉冲工作特性
为了正确地使用触发器，不仅需要了解触发器的逻辑功能、主要参数，而且需要掌握触发器的脉冲工作特性，即触发器对时钟脉冲、输入信号以及它们之间互相配合的要求。
（1）JK 主从触发器的脉冲工作特性
由于主从JK 触发器存在一次变化现象，因此输入端J 、K 的信号必须在CP 下降沿前加入，并且不允许在CP =1期间发生变化。
为了工作可靠，CP =1的状态必须保持一段时间，直到主触发器的输出端电平稳定，这段时间称为维持时间CPH t 。
不难看出，CPH t 应大于一级与门和三级与非门的传输延迟时间。
从CP 下降沿到触发器输出状态稳定，也需要一定的延迟时间CPL t 。
从时钟脉冲触发沿开始，到输出端Q 由0变1所需的延迟时间称为CPLH t ，把从CP 触发沿开始，到输出端Q 由1变0的延迟时间称为CPHL t 。
为了使触发器可靠翻转，要求CPL t >CPHL t 。
综上所示，JK 主从触发器要求CP 的最小工作周期min CPH CPL T t t =+，其脉冲工作特性如图4-1所示。
图4-1主从JK 触发器的脉冲工作特性
（2）维持－阻塞D 触发器的脉冲工作特性
在第20讲的维持－阻塞D 触发器电路中，当时钟脉冲CP 到来之前，电路处于准备状态。
这时，输入端D 信号决定了FF 2、FF 3的输出。
在CP 上升沿到来时，触发器FF 1、FF 2的输出状态，控制触发器翻转。
因此在CP 上升沿到达之前，Q 1、Q 2必须有稳定的输出。
而从信号加到D 端开始，到Q 1、Q 2稳定，需要经过一段时间，把这段时间称为触发器的建立时间set t ，即输入信号必须比CP 脉冲早到达set t 。
由图可看出，该电路的建立时间为两级与非门的延迟时间，即set pd 2t t =。
为了使触发器可靠翻转，信号D 还必须维持一段时间，在CP 触发沿到来后，输入信号需要维持的时间称为触发器的保持时间H t 。
例如当D =0时，这个D 信号必须维持到FF 1输出10Q =，所以D =0时的保持时间H pd t t =。
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另外，为保证触发器可靠翻转，CP =l 的状态也必须保持一段时间，直到触发器的Q 和Q 端电平稳定，这段时间称为触发器的维持时间CPH t 。
从时钟脉冲触发沿开始，到一个输出端由0变1，所需的时间称为CPLH t ；从时钟脉冲触发沿开始，到另一个输出端由1变0，所需的时间称为CPHL t 。
由电路可分析：CPLH pd 2t t =，CPHL pd 3t t =。
综上所述，对输入信号及脉冲CP 的要求如图4-2所示。
图4-2维持阻塞D 触发器的动态特性。
