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数字电子技术基础 第四章.

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数字电子技术第四章(阎石第六版)

数字电子技术第四章(阎石第六版)

' RBI • 灭零输入 ：置0时可将整数位或小数位多余 的零熄灭。
• 灭灯输入/灭零输出 BI ' RBO' ：双功能输入输出端。 • BI ' 0 ，无论输入状态是什么，数码管熄灭。 ' RBO 0 ，表示译码器将本来应该显示的零熄灭了 •
《数字电子技术基础》第六版
例：利用 和 RBO 的配合，实现多位显示系 统的灭零控制
Ye ( A2 A1' A0 )'
' ' ' Y f ( A3 A2 A0 A2 A1 A1 A0 )' ' ' Yg ( A3 A2 A1' A2 A1 A0 )'
《数字电子技术基础》第六版
附加控制端的功能和用法
' LT • 灯测试输入
• LT ' 0 时，七段数码管同时亮，检查各段能否正 常发光，平时应置 LT ' 1
与或形式
与非-与非形式
《数字电子技术基础》第六版
4.4 若干常用组合逻辑电路 4.4.1 编码器 • 编码：将输入的每个高/低电平信号变成一 个对应的二进制代码 • 普通编码器 • 优先编码器
《数字电子技术基础》第六版
一、普通编码器
• 特点：任何时刻 只允许输入一个 编码信号。 • 例：3位二进制 普通编码器
0
0 0 1 0
0
0 0 0 1
0
1 1 1 1
1
0 0 1 1
1
0 1 0 1
《数字电子技术基础》第六版
Y2 I 4 I 5 I 6 I 7 Y1 I 2 I 3 I 6 I 7 Y0 I1 I 3 I 5 I 7
《数字电子技术基础》第四章习题答案

《数字电子技术基础》第四章习题答案

第四章 集 成 触 发 器 4.1R d S d Q Q不定4.2 （1CP=1时如下表)(2) 特性方程Q n+1=D(3)该电路为锁存器（时钟型D 触发器）。

CP=0时，不接收D 的数据；CP=1时，把数据锁存。

(但该电路有空翻)4.3 (1)、C=0时该电路属于组合电路；C=1时是时序电路。

(2)、C=0时Q=A B +; C=1时Q n+1=B Q BQ nn+= (3)、输出Q 的波形如下图。

A B C Q4.4CP D Q 1Q 2图4.54.5 DQ QCPT4.6 Q 1n 1+=1 Q 2n 1+=Q 2n Q n 13+=Q n 3 Q Q 4n 14n+=Q1CP Q2Q3Q44.7 1、CP 作用下的输出Q 1 Q 2和Z 的波形如下图； 2、Z 对CP 三分频。

DQ QCPQ1DQ QQ2ZRd CP Q1Q2Z14.8由Q D J Q KQ J Q KQ n 1n n n n +==+=⋅得D 触发器转换为J-K 触发器的逻辑图如下面的左图；而将J-K 触发器转换为D 触发器的逻辑图如下面的右图CPD Q QJKQ QDQ QJ KCP4.9CP B CA4.10CP X Q1Q2Z4.11 1、555定时器构成多谐振荡器 2、u c, u o 1, u o 2的波形u c u o 1u o 2t t t 1.67V3.33V3、u o 1的频率f 1=1074501316..H z ⨯⨯≈ u o 2的频率f 2=158H z4、如果在555定时器的第5脚接入4V 的电压源，则u o 1的频率变为1113001071501232....H z ⨯⨯+⨯⨯≈4.12 图(a)是由555定时器构成的单稳态触发电路。

1、工作原理（略）；2、暂稳态维持时间t w =1.1RC=10ms(C 改为1μF)；3、u c 和u o 的波形如下图：u ou ct t tu i (ms)(ms)(ms)5 10 25 30 45 503.33V4、若u i 的低电平维持时间为15m s ，要求暂稳态维持时间t w 不变，可加入微分电路4.13由555定时器构成的施密特触发器如图(a)所示 1、电路的电压传输特性曲线如左下图； 2、u o 的波形如右下图；3、为使电路能识别出u i 中的第二个尖峰，应降低555定时器5脚的电压至3V 左右。

数字电子技术基础(第四版)-第4章-组合逻辑电路解析

数字电子技术基础(第四版)-第4章-组合逻辑电路解析


1
Y (Y1Y2Y3) ' (( AB) '(BC) '( AC) ') '
2
Y AB BC AC
9
最简与或 表达式
3
真值表
4
电路的逻 辑功能
Y AB BC AC
3
ABC 000 001 010 011 100 101 110 111
Y
当输入A、B、
0
C中有2个或3
第四章 组合逻辑电路
学习要点
了解组合逻辑电路的特点和工作原理。 掌握组合逻辑电路的分析、设计方法。 了解组合逻辑电路中的竞争冒险现象。
1
4.1 概 述
2
数字电路
组合逻辑电路：t时刻输出仅与t时刻 输入有关，与t以前的 状态无关。
时序逻辑电路：t时刻输出不仅与t时刻 输入有关，还与电路过 去的状态有关。
编码器：把指令或状态等转换为与其对应 的二进制信息代码的电路。
普通编码器 优先编码器
22
23
一、二进制编码器
设：编码器有M个输入，在这M个输入中， 只有一个输入为有效电平，其余M-1个输入 均为无效电平。有N个输出。则二者之间满 足M≤2N的关系。
二进制编码器——将一般信号编为二进制代 码的电路。
Y F( A)
5
组合电路的特点： 1. 输出仅由输入决定，与电路之前状态无关； 2. 电路结构中无反馈环路（无记忆）； 3. 能用基本门构成，即任何组合逻辑电路都能
用三种基本门实现。
6
4.2 组合逻辑电路的 分析和设计
7
4.2.1 组合逻辑电路的分析
8
逻辑图 例1：
1
逻辑表 达式
数字电子技术基础-第4章--

数字电子技术基础-第4章--


& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD 和SD 不受CP和D信号的影 响，具有最高的优先级。
RD
D
SD
二、CMOS主从结构的触发器
1．电路结构:由CMOS逻辑门和CMOS传输门组成主从D触发器。
CP G1 D T G1
1
Q' G2
1
CP Q' T G3
Q 从 触 发 器
Q
G1
&
&
G2
G3
&
&
G4
Q' 主 触 发 器 G5 & &
Q' G6 1 G9
G7
&
&
G8
R
CP
S
主从RS触发器的缺点 R、S不能同时为1，即有效的输入电平 主从JK触发器可解决此问题
（二）主从JK触发器
主从RS触发器的缺点： 使用时有约束条件 RS=0。
CP G1 D T G1
1
Q' G2
1
CP Q' T G3
Q G3
1
Q G4
1
CP CP T G2 主触发器 CP 从触发器 CP
CP T G4
CP
3 ．具有直接置0端RD和直接置1端SD的CMOS边沿D触发器
集成触发器
一、集成触发器举例
1．TTL主从JK触发器74LS72
Q ┌ Q Vcc S D CP K3 K2 K1 ┌
CP J K
t CPH
t CPL
数字电子技术基础 第4章

数字电子技术基础 第4章


在将两个多位二进制数相加时，除了最低位以外，每一 位都应该考虑来自低位的进位，即将两个对应位的加数 和来自低位的进位3个数相加。这种运算称为全加，所用 的电路称为全加器。
图4.3.26
全加器的卡诺图
图4.3.27 双全加器74LS183 （a）1/2逻辑图 （b）图形符号
二、多位加法器

1、串行进位加法器（速度慢）
数字电子技术基础 第四章 组合逻辑电路
Pan Hongbing VLSI Design Institute of Nanjing University
4.1 概述


数字电路分两类：一类为组合逻辑电路，另一类 为时序逻辑电路。 一、组合逻辑电路的特点


任何时刻的输出仅仅取决于该时刻的输入，与电路原 来的状态无关。 电路中不能包含存储单元。
例4.2.1 P162
图4.2.1
例3.2.1的电路
4.2.2 组合逻辑电路的设计方法

最简单逻辑电路：器件数最少，器件种类最少， 器件之间的连线最少。 步骤：


1、进行逻辑抽象 2、写出逻辑函数式 3、选定器件的类型 4、将逻辑函数化简或变换成适当的形式 5、根据化简或变换后的逻辑函数式，画出逻辑电路 的连接图 6、工艺设计
通常仅在大规模集成电 路内部采用这种结构。 图4.3.7 用二极管与门阵列组成的3线－8线译码器
最小项译码器。
图4.3.8
用与非门组成的3线－8线译码器74LS138
例4.3.2 P177
图4.3.10
用两片74LS138接成的4线－16线译码器
二、二-十进制译码器
拒绝伪码功能。
图4.3.11
4.2.2 组合逻辑电路的设计方法
数字电子技术基础-第四章-触发器

数字电子技术基础-第四章-触发器

Q Q
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q

2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T

D触发器→JK触发器
数字电子技术基础教材第四章答案

数字电子技术基础教材第四章答案

习题44－1 分析图P4－1所示得各组合电路,写出输出函数表达式,列出真值表,说明电路得逻辑功能。

解:图(a):;;真值表如下表所示:其功能为一位比较器。

A>B时,;A=B时,;A<B时,图(b):真值表如下表所示:功能:一位半加器,为本位与,为进位。

图(c):真值表如下表所示:功能:一位全加器,为本位与,为本位向高位得进位。

图(d):;;功能:为一位比较器,A<B时,＝1;A=B时,＝1;A>B时,＝14－2 分析图P4－2所示得组合电路,写出输出函数表达式,列出真值表,指出该电路完成得逻辑功能。

解:该电路得输出逻辑函数表达式为:因此该电路就是一个四选一数据选择器,其真值表如下表所示:,当M＝1时,完成4为二进制码至格雷码得转换;当M＝0时,完成4为格雷码至二进制得转换。

试分别写出,,,得逻辑函数得表达式,并列出真值表,说明该电路得工作原理。

解:该电路得输入为,输出为。

真值表如下:由此可得:完成二进制至格雷码得转换。

完成格雷码至二进制得转换。

4－4 图P4－4就是一个多功能逻辑运算电路,图中,,,为控制输入端。

试列表说明电路在,,,得各种取值组合下F与A,B得逻辑关系。

解:,功能如下表所示,两个变量有四个最小项,最多可构造种不同得组合,因此该电路就是一个能产生十六种函数得多功能逻辑运算器电路。

4－5 已知某组合电路得输出波形如图P4－5所示,试用最少得或非门实现之。

解:电路图如下:4－6 用逻辑门设计一个受光,声与触摸控制得电灯开关逻辑电路,分别用A,B,C表示光,声与触摸信号,用F表示电灯。

灯亮得条件就是:无论有无光,声信号,只要有人触摸开关,灯就亮;当无人触摸开关时,只有当无关,有声音时灯才亮。

试列出真值表,写出输出函数表达式,并画出最简逻辑电路图。

解:根据题意,列出真值表如下:由真值表可以作出卡诺图,如下图:C AB 00 10 11 100 1由卡诺图得到它得逻辑表达式为: 由此得到逻辑电路为:4－7 用逻辑门设计一个多输出逻辑电路,输入为8421BCD 码,输出为3个检测信号。

数字电子技术基础第4章数字电子技术基础课件

数字电子技术基础第4章数字电子技术基础课件


基本RS触发器的特性表
R 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 1 1 0 0 不用 不用
基本RS触发器的简化特性表
R S Qn+1 注
0 0 1 1
0 1 0 1
Qn 1 0
不用
保持 置1 置0 不允许
(4-13)
S1
S2
1R 4 1SA 1Q 1SB 2R 74279 2Q 7 2S 74LS279 3R 3Q 9 3SA 3SB 4Q 13 4R 4S 8
16
+VCC
Q1
Q2
Q3
Q4
R
(4-22)
4.2
同步触发器
在数字系统中，如果要求某些触发器在同一时刻动 作，就必须给这些触发器引入时间控制信号。 时间控制信号也称同步信号，或时钟信号，或时钟 脉冲，简称时钟，用CP (Clock Pulse) 表示。 CP－控制时序电路工作节奏的固定频率的脉冲信号， 一般是矩形波。 具有时钟脉冲CP控制的触发器称为同步触发器，或 时钟触发器，触发器状态的改变与时钟脉冲同步。 同步触发器： 同步 RS 触发器 同步 D 触发器
01/
①当触发器处在0状态，即Qn=0时，若输入信号RS ＝01或 11，触发器仍为0状态；
若R S ＝10，触发器就会翻转成为1状态。
②当触发器处在1状态，即Qn=1时，若输入信号RS ＝10或 11，触发器仍为1状态； 若R S ＝01，触发器就会翻转成为0状态。
(4-15)
波形图
反映触发器输入信号取值和状态之间对应关系的图形称为 波形图 R
在同步RS触发器的基础上， 增加了反相器G5，通过它把 G 1 加在S端的D信号反相后送到 S 了R端。如右图。
数字电子技术基础第四章重点最新版

数字电子技术基础第四章重点最新版

触 CP 上升沿(或下降沿)时刻翻转。
发
这种触发方式称为边沿触发式。
器
EXIT
集成触发器
主从触发器和边沿触发器有何异同？
空翻可导致电路工作失控。
EXIT
集成触发器
4.3 无空翻触发器
主要要求：
了解无空翻触发器的类型，掌握其工作特点。 能根据触发器符号识别其逻辑功能和触发方式， 并进行波形分析。
EXIT
集成触发器
一、无空翻触发器的类型和工作特点
主
工作特点：CP = 1 期间，主触发器接收
从 输入信号；CP = 0 期间，主触发器保持 CP
EXIT
集成触发器
2. 工作原理及逻辑功能 Q 0 触发器被工置作0原1理Q
G1 11
1 SD
输入 RD SD 00 01 10 11
输出 QQ
01
G2
RD 0 功能说明
触发器置 0
EXIT
2. 工作原理及逻辑功能
集成触发器
Q 1 触发器被置 1 0 Q
G1
0 SD
输入 RD SD 00 01 10 11
触发器置 0 触发器置 1 触发器保持原状态不变
EXIT
2. 工作原理及逻辑功能
Q 1
G1
0 SD
输入 RD SD 00 01 10 11
输出
QQ 不定
01 10 不变
集成触发器
Q
输出既非 0 状态，
1 也非 1 状态。当 RD 和 SD 同时由 0 变 1 时， 输出状态可能为 0，也
G2 可能为 1，即输出状态 不定。因此，这种情况
EXIT
四、一些约定
集成触发器
1态： Qn=1，Qn=0 0态： Qn=0，Qn=1
数字电子技术基础第四章

数字电子技术基础第四章


&
G3
&
S=0，R=1：Qn+1=0
R
S=1，R=1：Qn+1=1(×)，
CP
S
CP回到0后状态不定 输入端R、S通过与非门
作用于基精本品PPRT S触发器。
1R C1 1S R CP S
（三）同步RS触发器
2. 特征(tèzhēng)表
RS
00 01 10 11
Qn+1
Qn 1 0 1(×)
3. 特征方程
CP
电路连接的特点：第一个触发器的CP1端作为计数脉冲CP输入 端，Q1与第二个触发器的CP2端相连，依次有Qi与CPi+1相连，触发 器的输出Q4Q3Q2Q1代表四位二进制数。
精品PPT
4. 应用(yìngyòng)
二、主从(zhǔcóng)触发 器
每一个CP下降沿，都会使Q的状态变化，Q4Q3Q2Q1代表四位二进 制数，故称该电路为四位二进制计数器。
1. 逻辑(luójí)符号
输入信号：R、S（高有效） 时钟输入：CP 异步置0、置1：RD、SD
（不受CP限制，低有效） 输出信号：Q、Q
精品PPT
Q
Q
R 1R C1 1S S RD R CP S SD
2. 组成(zǔ chénɡ)及工作原理
组成：由两个同步RS触发器级联而成。
工作原理：
按照C同P步为高RS电触平发：器主的触功发能器翻输从转出触，A发、从B器 触发器时的钟状C态P不直变接，作Q用状于态主保触持。
精品PPT
3. 状态(zhuàngtài)转换图
特征表
D
Qn+1
0
0
1
1
数字电子技术基础4

数字电子技术基础4

Q n1 Q n
0 1 0 1
0 1 1 0
每输入一个脉 冲，输出状态 改变一次
T＝1时， 翻转。
Q n1 Q n
如果将T恒接高电平，就构成了一种特殊的触发器T’，它 Q n1 Q n 只是脉冲翻转电路 。
4-2-4. 边沿触发器
为了提高触发器的抗干扰能力，希望触发器的次态仅仅 取决于 CP 作用沿到达时刻输入信号的状态。这样的触发器 称为边沿触发器。 这里，重点介绍利用 CMOS 传输门构成的 边沿 D 触发器
CP=1 时 打 开 CP=0 时 封 锁
Q = Q’
注意：在CP的一个变化周期中，触发器输出状态只改变一次。
3. 特性表 4. 几点说明 1)图示主从RS 触发器 1 触发有效； 2)表中*表示：若 R、S 端同时触发， 则在CP回到0后,输出状态不定； 3)输入端的约束条件为 RS = 0。 CP 0 R X 0 0 1 S X 0 1 0 Qn+1 Qn Qn 1 0
4-2-2. 同步 RS触发器
在数字系统中，如果要求某些触发器在同一时刻动作，就 必须给这些触发器引入时间控制信号,使这些触发器只有在 同步信号到达时才按输入信号改变状态。 时间控制信号也称同步信号，或时钟信号， 或时钟脉冲，简称时钟，用 CP 表示 Q Q 受CP控制的触发器称为时钟触发器。
一、电路结构与工作原理
S CP R
Q
&
Q
触发器在CP控制下正常工作时应使 SD、RD 处于高电平。
&
G4
G2
注意：用SD、RD 将触发器置位或复位应当在CP=0的状态 下进行，否则在SD、RD 返回高电平以后，无法保存预置 的状态。
二. 动作特点

数字电子技术 第四章 锁存器和触发器


4.2 锁存器
锁存器（Latch）是一种对脉冲电平敏感的存储单元 电路，可以在特定输入脉冲电平作用下改变状态。
锁存，就是把信号暂存以维持某种电平状态。锁存器最主要 作用是缓存，不仅可以解决高速的控制器与慢速的外设不同 步、驱动异常等问题，还可以解决一个I/O口既能输出也能 输入的问题。
锁存器是利用电平控制数据的输入，它包括不带使 源自控制的锁存器和带使能控制的锁存器。
0 状态
1 状态
具有0、1两种逻辑状态，一旦进入其中一种状态，就能 长期保持不变的单元电路，称为双稳态存储电路，简称 双稳态电路。
4.1 基本双稳态电路
缺点： 在接通电源后，随机进入0状态或1状态，由于没有 控制电路，所以无法在运行中改变和控制它的状态， 从而不能作为存储电路使用。 但是，该电路是各种锁存器、触发器等存储单元的 基础。
第四章 锁存器和触发器
第4章 锁存器和触发器
4.1 基本双稳态电路 4.2 锁存器 4.3 触发器
第4章 锁存器和触发器
教学基本要求
1、熟练掌握锁存器的工作特征、逻辑功能 2、熟练掌握触发器的工作特征、逻辑功能 3、熟练掌握触发器逻辑电路的分析和应用
4.1 基本双稳态电路
G1 Q
Q G2
4.1 基本双稳态电路
4.3 触发器
4.3.1 RS触发器
4.3 触发器
4.3.1 RS触发器
A
SS
Q
C
B
RR
Q
CP
4.3 触发器
4.3.1 RS触发器
A
SS
Q
C
B
RR
Q
CP
代入可得：
CP A (a) B
S R (b) Q

《数字电子技术基础》复习指导(第四章)

第四章组合逻辑电路一、本章知识点(一)概念1.组合电路：电路在任一时刻输出仅取决于该时刻的输入，而与电路原来的状态无关。

电路结构特点：只有门电路，不含存储（记忆）单元。

2.编码器的逻辑功能：把输入的每一个高、低电平信号编成一个对应的二进制代码。

优先编码器：几个输入信号同时出现时，只对其中优先权最高的一个进行编码。

3.译码器的逻辑功能：输入二进制代码，输出高、低电平信号。

显示译码器：半导体数码管(LED数码管)、液晶显示器(LCD)4.数据选择器：从一组输入数据中选出某一个输出的电路，也称为多路开关。

5.加法器半加器：不考虑来自低位的进位的两个1位二进制数相加的电路。

全加器：带低位进位的两个 1 位二进制数相加的电路。

超前进位加法器与串行进位加法器相比虽然电路比较复杂，但其速度快。

6.数值比较器：比较两个数字大小的各种逻辑电路。

7.组合逻辑电路中的竞争一冒险现象竞争：门电路两个输入信号同时向相反跳变(一个从1变0，另一个从0变1)的现象。

竞争-冒险：由于竞争而在电路输出端可能产生尖峰脉冲的现象。

消除竞争一冒险现象的方法：接入滤波电容、引入选通脉冲、修改逻辑设计(二)组合逻辑电路的分析方法分析步骤：1.由图写出逻辑函数式，并作适当化简；注意：写逻辑函数式时从输入到输出逐级写出。

2.由函数式列出真值表；3.根据真值表说明电路功能。

(三)组合逻辑电路的设计方法设计步骤：1.逻辑抽象：设计要求----文字描述的具有一定因果关系的事件。

逻辑要求---真值表(1) 设定变量--根据因果关系确定输入、输出变量；(2)状态赋值：定义逻辑状态的含意输入、输出变量的两种不同状态分别用0、1代表。

(3)列出真值表2.由真值表写出逻辑函数式真值表→函数式，有时可省略。

3.选定器件的类型可选用小规模门电路，中规模常用组合逻辑器件或可编程逻辑器件。

4.函数化简或变换式(1)用门电路进行设计：从真值表----卡诺图/公式法化简。

数字电子技术基础(数字电路)第四章组合逻辑电路


（7-14/29）
【例2】 用与非门设计一个码制变换电路。要求将8421码 转换为余3码。 ① 逻辑抽象 B8 B4 B2 B1
8421码 输入
8421码 转换为 余3码
E3 E2 E1
E0 余3码 输出
（7-15/29）
② 真值表 B8B4B2B1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 E3E2E1E0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0
信号经不同路径传输 后到达电路中某一会 合点的时间有差异的 现象，称为竞争。
由于竞争原因而使电
路输出发生瞬时错误 的现象，称为冒险。
A
A
L
A L
（7-23/29）
2. 如何判别电路中有无冒险？
代数法判别与电路对应的表达式
判竞争： 同一变量以原变量、反变量的形式同时出 现在表达式中，则变量具有竞争能力。
电路设计
波形图 文字描述 逻辑图
【例1】 用与非门设计一个监视交通信号灯状态的逻辑电路。 每一组信号灯均由红、黄、绿灯组成。正常工作时 有且仅有一盏灯亮；出现其他状态时，发出故障信号。
① 逻辑抽象
R A G
正常工作状态 R A G
R A G
R A 红(R)、黄(A)、绿 G (G)为信号灯的状 态输入。 灯亮为1。
L2 = BC + AB × C

数字电子技术基础(第五版)第4章


Y1 A2 A1 A0 Y2 A2 A1 A0 Y3 A2 A1 A0
Y4 A2 A1 A0
Y5 A2 A1 A0
1
1 1 1
0
0 1 1
0
1 0 1
0
0 0 0
0
0 0 0
0
0 0 0
0
0 0 0
1
0 0 0
0
1 0 0
0
0 1 0
0
0 0 1
Y6 A2 A1 A0 Y7 A2 A1 A0
4.3.1 编码器的基本概念
实现编码功能的电路称为编码器(encoder) 编 码 器
M个信号
n位二进制代码
图4-10 编码器框图
4.3.2 二进制编码器
用n位二进制代码对M=2n个信号进行编码的电路叫二进制编码器。
1．三位二进制编码器
I0 3位二进制 编码器 C B A
I7
图4-11 3位二进制编码器框图
图4-6 四选一数据选择器
图4-7 用数据选择器的实现方案
X 0( BC ) A( BC ) A( BC ) A( BC )
4.2.2 组合逻辑电路的设计示例
第二种方案。就是采用3线-8线译码器。
A2 A1 A0
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
m0=(000) m1=(001) m2=(010) m3=(011) m4=(100) m5=(101) m6=(110) m7=(111)
1
0 1 0 1 0 1 1
1
1 1 1 1 1 1 1 1
0
1 1 1 1 1 1 1 1
1
0 1 1 1 1 1 1 1
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图4.3.6
3位二进制（3线－8线）译码器的框图
优点：结构简单。 两个严重的缺点： 1、电路输入电阻较低而 输出电阻较高。 2、输出的高、低电平信 号发生偏移。
通常仅在大规模集成电 路内部采用这种结构。 图4.3.7 用二极管与门阵列组成的3线－8线译码器
最小项译码器。
图4.3.8
用与非门组成的3线－8线译码器74LS138
四、用译码器设计组合逻辑电路

例4.3.3 P186-189
4.3.3 数据选择器

一、数据选择器的工作原理 P188
图4.3.21
双4选1数据选择器74LS153
例4.3.4 用两个带附加控制端的4选1数据选择器 组成一个8选1数据选择器
二、用数据选择器设计组合逻辑电路

例4.3.5 用4选1数据选择 器实现例4.2.2的交通信 号灯监视电路。
例4.3.6 P190
图4.3.24
例4.3.6的电路
4.3.论是加、减、乘、除， 在数字计算机中都是化做若干步加法运算进行的。加法 器是构成算术运算器的基本单元。 一、1位加法器 1、半加器

不考虑来自低位的进位将两个1位二进制数相加。
图4.3.25
图4.3.13 液晶显示器的结构及符号 （a）未加电场时 （b）加电场以后 （c）符号
液晶优点：功耗极小。
缺点：亮度差，响应速度低。
A=0, 不工作
A=1，工作
图4.3.14 用异或门驱动液晶显示器 （a）电路 （b）电压波形
2. BCD –七段显示译码器
图4.3.15
BCD－七段显示译码器的卡诺图
例4.3.2 P177
图4.3.10
用两片74LS138接成的4线－16线译码器
二、二-十进制译码器
拒绝伪码功能。
图4.3.11
二－十进制译码器74LC42
三、显示译码器

1、七段字符显示器 LED,LCD
图4.3.12 半导体数码管BS201A （a）外形图 b）等效电路 工作电压低、体积小、 寿命长、可靠性高、响 应时间短、亮度较高。 但工作电流较大。
例4.3.1 用两片74HC148接成16线-4线优 先编码器 1、芯片1的 Ys连接芯片2 的S。
2、芯片1的 YEX作为编 码输出最高 位。
图4.3.4
用两片74LS148接成的16线－4线优先编码器
图4.3.5
二－十进制优先编码器74LS147的逻辑图
4.3.2 译码器

一、二进制译码器
数字电子技术基础 第四章 组合逻辑电路
Pan Hongbing VLSI Design Institute of Nanjing University
4.1 概述


数字电路分两类：一类为组合逻辑电路，另一类 为时序逻辑电路。 一、组合逻辑电路的特点


任何时刻的输出仅仅取决于该时刻的输入，与电路原 来的状态无关。 电路中不能包含存储单元。
二、逻辑功能的描述

逻辑图，逻辑函数表达 式或逻辑真值表。
S ( A B) CI CO ( A B)CI AB
y1 f1 (a1 , a2 ,...,an ) y f (a , a ,...,a ) 2 2 1 2 n . ym f m (a1 , a2 ,...,an )
4.2.2 组合逻辑电路的设计方法
图4.2.2
组合逻辑电路的设计过程
工艺设计：设计印刷电路板、机箱、面板、电源、显 示、控制开关等，最后是组装、调试、老化、检验等。
例4.2.2 红绿灯故障状态检测
图4.2.3 交通信号灯的正常工作状态与故障状态 解的过程：1）逻辑抽象。2）写出逻辑函数式。3）选定器 件。4）将逻辑函数式简化。5）根据简化后的逻辑函数式画 出逻辑电路图。6）得到电路。
例4.2.1 P162
图4.2.1
例3.2.1的电路
4.2.2 组合逻辑电路的设计方法

最简单逻辑电路：器件数最少，器件种类最少， 器件之间的连线最少。 步骤：




1、进行逻辑抽象 2、写出逻辑函数式 3、选定器件的类型 4、将逻辑函数化简或变换成适当的形式 5、根据化简或变换后的逻辑函数式，画出逻辑电路 的连接图 6、工艺设计
二、多位加法器

1、串行进位加法器（速度慢）
图4.3.28
4位串行进位加法器
2. 超前进位（快速进位）加法器

目的：为了提高运算速度，需要在相加开始就知 道高位的进位输入信号。方法是通过逻辑电路事 先得出每一位全加器的进位输入信号，无需从低 位向高位传递。
图4.3.29
LT’：灯测试输入 RBI’：灭零输入 BI’/RBO’灭灯输入/灭零输出
图4.3.16
BCD－七段显示译码器7448的逻辑图
图3.3.16
7448的输入、输出电路
（a） BI / RBO 端（b）输入端 （c）输出端
图4.3.18
用7448驱动BS201的连接方法
图4.3.19
有灭零控制的8位数码显示系统
对于复杂的组合逻辑，通常采用”自顶向下”与“自底向上”相 结合的设计方法。
4.3 若干常用的组合逻辑电路

4.3.1 编码器Encoder 一、普通编码器
图4.3.1 3位二进制（8线－3 线）编码器的框图
图4.3.2
3位二进制编码器
二、优先编码器
图4.3.3
8线－3线优先编码器74LS148的逻辑图
半加器（a）逻辑图 （b）符号
2. 全加器

在将两个多位二进制数相加时，除了最低位以外，每一 位都应该考虑来自低位的进位，即将两个对应位的加数 和来自低位的进位3个数相加。这种运算称为全加，所 用的电路称为全加器。
图4.3.26
全加器的卡诺图
图4.3.27 双全加器74LS183 （a）1/2逻辑图 （b）图形符号
Y=F(A)
图4.1.1
组合逻辑电路举例
图4.1.2
组合逻辑电路的框图
4.2 组合逻辑电路的分析方法和设计方法

4.2.1 组合逻辑电路的分析方法 通过分析找出电路的逻辑功能。 通常的分析方法：


从电路的输入到输出逐级写出逻辑函数式, 得到逻辑函数式， 然后用公式化简法或卡诺图化简法将得到的函数式化 简或变换，使逻辑关系简单明了。 有时还可将 逻辑函数式转换为真值表的形式。