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四位二进制比较器

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第3章习题答案

第3章习题答案

思考题：题3.1.1 组合逻辑电路在结构上不存在输出到输入的 ，因此 状态不影响 状态。

答：反馈回路、输出、输入。

题3.1.2 组合逻辑电路分析是根据给定的逻辑电路图，而确定 。

组合逻辑电路设计是根据给定组合电路的文字描述，设计最简单或者最合理的 。

答：逻辑功能、逻辑电路。

题3.2.1 一组合电路输入信号的变化顺序有以下三种情况，当 时，将可能出现竞争冒险。

（A ）00→01→11→10 （B ）00→01→10→11 （C ）00→10→11→01 答：B题3.2.2 清除竞争冒险的常用方法有（1）电路输出端加 ；（2）输入加 ；（3）增加 。

答：电容，选通脉冲，冗余项。

题3.2.3 门电路的延时时间是产生组合逻辑电路竞争与冒险的唯一原因。

（ ） 答：×题3.2.4 根据毛刺产生的方向，组合逻辑的冒险可分为 冒险和 冒险。

答：1型、0型。

题3.2.5 传统的判别方法可采用 和 法来判断组合电路是否存在冒险。

答：代数法、卡诺图。

题3.3.1 进程行为之间执行顺序为 ，进程行为内部执行顺序为 。

答：同时、依次。

题3.3.2 行为描述的基本单元是 ，结构描述的基本单元是 。

答：进程、调用元件语句。

题3.3.3 结构体中的每条VHDL 语句的执行顺序与排列顺序 。

答：无关题3.4.1串行加法器进位信号采用 传递，而并行加法器的进位信号采用 传递。

（A ）超前，逐位 （B ）逐位，超前 （C ）逐位，逐位 （D ）超前，超前 答：B题3.4.2 一个有使能端的译码器作数据分配器时，将数据输入端信号连接在 。

答：使能端题 3.4.3 优先编码器输入为70I I -（0I 优先级别最高），输出为2F 、1F 、0F （2F 为高位）。

当使能输入00,651====I I I S 时，输出012F F F 应为 。

答：110题3.4.4 用4位二进制比较器7485实现20位二进制数并行比较，需要 片。

4位2进制密码锁——甘骏

4位2进制密码锁——甘骏

数字电路自主设计报告4位2进制密码锁设计院系：英才实验学院班级： 29001040学号： 2900104007姓名：甘骏指导教师：胡剑浩2011年7月1日设计背景：数字电路的核心思想主要分为两部分：时序和逻辑。

我们做的课程设计，以及我做的前几个自主设计主要都是基于时序部分的，对逻辑门电路的理解及应用几乎没有涉及。

所以这次我想尝试用逻辑门电路制作一个4位2进制密码锁，以加深对逻辑门电路知识的理解。

本次设计不用到FPGA及VHDL语言设计，只用到简单得逻辑门电路和74LS85芯片。

设计要求：设计一个保险箱用的4位数字代码锁，该锁有规定的地址代码A、B、C、D4个输入端和一个开箱钥匙孔信号E的输入端，锁的密码由实验者自编。

当用钥匙开箱时，如果输入的4个代码正确，保险箱被打开；否则，电路将发出警报（可用发光二极管亮表示）。

1、设计分析对输入的地址A、B、C、D的值与对应的保险箱的4位密码进行比较，如果输入值与密码相等，则输出“Y=1”，此时密码锁打开，否则输出“Y=0”。

且输出“Y=0”的时候电路发生警报，即二极管发光。

对输入与密码的比较有两种方式，可以直接用异或门进行比较，也可以用数值比较器进行比较，开箱钥匙信号E 作为使能端，当E=1时，有正确的输出，E=0时，电路无有效输出。

2、设计原理图及芯片（1）异或逻辑实现异或门功能为：当两个输入相同时输出为“0”，当两输入不同时输出为“1”，所以异或门可以用来判断1位二进制代码是否相同。

下图为异或逻辑实现原理图：输入A 输入B 输出Y0 0 00 1 11 0 11 1 0其中，A,B,C,D为地址输入，K3到K0为密码可根据需要改变的值得到不同的密码，W1为报警信号（接LED二极管），Y1为开锁信号。

（2）使用数值比较器CT74LS85芯片实现a）芯片资料：CT74LS85，位4位二进制比较器，其工作原理为：两个输入二进制数和，进行比较时从高位到低位逐一进行比较，如，当时，A>B;当时，A<B，以此类推。

数值比较器

数值比较器
❖ 由功能表还可看出：如只对两个4位二进制数进行 比较时，由于没有来自低位的比较信号输入，故取 I(A>B)=I(A<B)=0，I(A=B)=1。
演讲结束，谢谢大家支持
附PPT常用图标，方便大家提高工作效 率
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医疗
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CT74LS85是四位数值比较器 ，其工作原理和两位数 值比较器相同。
A0 B0 IA＞ B
A1 B1
IA＜B 74LS85
A2 B2 A3 B3
IA=B YA=B
YA＜ B
YA＞ B
74LS85的示意框图
B3 1 IA＜ B 2 IA=B 3
IA＞ B 4 YA＞ B 5 YA=B 6
YA＜ B 7
GND 8
16 VCC 15 A3 14 B2 13 A2 12 A1 11 B1 10 A0 9 B0
74LS85的引脚图
② 右图所示为4位数值 比较CT74LS85的逻 辑功能示意图。 图A０中和AB３３、、AB２２、、AB１１、、 B０为两组相比较的4 位二进制数的输入端； I（A＞B）、I（A＝B）、I （Y(AA＜＞BB）)、为Y级(A联＝B输)、入Y(端A＜； B)为比较结果输出端。
真值表
输入
输出
A1 B1 A0 B0 FA>B FA<B FA=B
A1 > B1 ×
10
0
A1 < B1 ×
01
0 B0 0
1
0
A1 = A0 = B0 0
0
1
B1
AF1A=>B = (A1>B1) + ( A1=B1)(A0>B0)
FBA<1B = (A1<B1) + ( A1=B1)(A0<B0)

数字逻辑-第四章习题-759

数字逻辑-第四章习题-759
习题
4-1 试分析图题4-1中各电路的逻辑功能。
图题4 - 1
4-2 试分析图题4-2中各电路的逻辑功能。
图题4 - 2
4-3 分析图题4-3所示逻辑电路,写出其简化的逻辑表达 式,并用与非门改进设计。
图题4 - 3
4-4 分析图题4-4所示逻辑电路,写出其简化的逻辑表 达式。
图题4 - 4
4-5 分析图题4-5所示逻辑电路的逻辑功能,写出函数 的逻辑表达式,并用最简线路实现它。
4-16 举重比赛有3个裁判,一个是主裁判A,2个是辅 裁判B和C,杠铃完全举上的裁决由每个裁判按一下自己 面前的按钮来决定。只有2个基本点以上裁判(其中必须 有主裁判)判明成功时,表示成功的灯才亮。试设计此逻 辑电路。
4-17 试用与非门设计一个无反变量输入的最简三级 线路,以实现下列函数。
(1)F(A ,B,C)= Σ m(3,5,6) (2)F(A ,B,C,D)= Σm(1,4,5,8,12)+
Σd(3,6,9,15) (3)F(A ,B,C,D)= Σ m(0,6,10,11,14) (4)F(A ,B,C)= AB + AC + AB 4-18 试用8选1多路选择器组成64选1多路选择器。 4-19 试用中规模集成4位二进制比较器组成18位二 进制数字比较器。 4-20 试用中规模集成4位二进制比较器组成20位二 进制数字比较器。
4-10 设二进制补码[x]补= x0. x1 x2 x3 x4 ,分别写出下 列要求的判断条件:
(1)(1/2≤ x)或(x < - 1/2) (2)(1/4≤ x <1/2)或(- 1/2≤ x < - 1/4) (3)(1/8≤ x <1/4)或(- 1/4≤ x < - 1/8) (4)(0≤ x <1/8)或(- 1/8≤ x <0) 4-11 设输入ABCD是按余3码编码的二进制数码,其相 应的十进制数路如图题4-6 所示,其中A和B为输入变量 ,F为输出函数。试说明当S3 、S2 、S1 、S0 作为控制信 号时,F 与A、B 的逻辑关系。

4位数值比较器设计教学资料

4位数值比较器设计教学资料

4位数值比较器设计电子技术课程设计报告题目： 4位数值比较器设计学生姓名：学生学号：年级：专业：班级：指导教师：机械与电气工程学院制2016年11月4位数值比较器设计机械与电气工程学院：自动化专业1.课程设计的任务与要求1.1 课程设计的任务采用Multisim 12.0软件实现4位数值比较器的设计与仿真。

1.2 课程设计的要求（1）设计一个4位数值比较器的电路，对两个4位二进制进行比较。

（2）采用74Ls85集成数值比较器。

（3）要有仿真效果及现象或数据分析。

2.四位数值比较器设计方案制定2.1 四位数值比较器工作的原理对两个4位二进制数A3A2A1A0与B3B2B1B0进行比较。

从A的最高位A3和B的最高位B3进行比较，如果他们不相等，则该位的比较结果可以作为两数的比较结果。

若最高位A3=B3，则再比较次高位A2=B2，余此类推。

如果两数相等，那么，必须将进行到最低位才能得到结果。

可以知道：FA>B=FA3>B3+FA3=B3FA2>B2+FA3=B3FA2=B2FA1>B1+FA3=B3FA2=B2FA1=B2FA0 >B0+FA3=B3FA2=B2FA1=B1FA0=B0IA>B （2-1）FA<B=FA3<B3+FA3=B3FA2<B2+FA3=B3FA2=B2FA1<B1+FA3=B3FA2=B2FA1=B2FA0<B0+FA3=B3FA2=B2FA1=B1FA0=B0IA<B （2-2）FA=B=FA3=B3FA2=B2FA1=B1FA0=B0IA=B （2-3）IA>B 、IA<B 和IA=B 称为扩展输入端，是来自地位的比较结果。

扩展输入端与其他数值比较器的输出连接，以便组成位数更多的书值比较器。

若仅对4位数进行比较时，IA>B 、IA<B 、IA=B 进行适当处理，IA>B=IA<B=0,IA=B=1。

04章组合电路复习题

04章组合电路复习题

**4组合逻辑电路193**多选题{3A13}11-188051. 用门电路进行组合逻辑电路设计可能进行的步骤有( )。

A．列真值表和写出逻辑函数式B．逻辑函数化简与转换C．画出状态转换图D．画出逻辑图1. ABD2. 用中规模集成电路进行组合逻辑电路设计主要有( )。

A．电路功能全选用B．电路功能部分选用C．电路功能扩展使用D．电路功能改动使用2. ABCD3. 组合逻辑电路在电路结构上的特点是( )。

A．只含有门电路B．不含反馈电路C．可以有触发器D．不含存储单元3. ABD4. 下列电路中，属于组合逻辑电路的有( )。

A．触发器B．编码器C．数据选择器D．寄存器4. BC5. 下列电路中，不属于组合逻辑电路的有( )。

A．全加器B．计数器C．数据选择器D．寄存器5. BD6. 对用门电路组成的组合电路进行分析可能进行的步骤有( )。

A．从输入出发逐级写出各门电路的输出表达式直至写出逻辑函数的表达式B．对各输出函数表达式进行化简与转换C．列出各逻辑函数的真值表D．从真值表分析出相应的逻辑功能6. ABCD7. 要设计一个两位二进制数值比较器可能的方案有( )。

A．用门电路来实现B．改用模拟电路C．用四位二进制数值比较器改接D．用其它中规模集成电路如译码器改接7. ACD8. 对一个3线-8线译码器正确的叙述是( )。

A．它有3个主要输入端B．它有8个主要输入端C．它是二进制译码器D．同一时间只有一个输出端是有效的8. ACD9. 对一个全加器正确的叙述是( )。

A．三个输入端任意交换不影响电路的功能B．不作任何改动就可当作全减器使用C．对低位进位端接0就变成了半加器D．两个输出端可以交换9. AC10. 组合逻辑电路的特点有( )。

A．具有“记忆”功能B．任何时刻的输出，仅与当时的输入状态组合有关，与电路过去的状态无关C．任何时刻的输出，与当时的输入状态组合及电路过去的状态有关D．不具有“记忆”功能10. BD11. 消除竞争-冒险现象的方法有: ( )等方法。

组合逻辑电路的设计和逻辑功能验证

组合逻辑电路的设计和逻辑功能验证一、实验目的1．控制组合逻辑电路的设计主意。

2．学会使用集成电路的逻辑功能表。

二、实验仪器及材料1．数字电路实验箱、双踪示波器、数字万用表。

2．元器件：双输入与门CD4081 1片四异或门CD4070 2片四位数值比较器CD4063 1片三、注重事项及说明1．CMOS门电路的电源电压为+3V—+15V，有些可达18V，实验前应先验证或调节准确，才可给门电路通电，本实验可选+5V供电。

2．门电路的输出端不可直接并联，也不可直接联连电源+5V和电源地，否则将造成门电路永远性损坏。

3．CMOS集成电路的多余输入端不可悬空。

4．实验时应仔细检查，仅当各条联线所有准确无误时，方可通电。

四、实验内容、原理及步骤（1）设计一个一位比较器（大、同、小）的组合电路并验证其逻辑功能。

（2）验证四位数值比较器的逻辑功能。

（3）设计一个八位二进制奇偶检测器的组合电路并验证其逻辑功能。

（4）设计一个两位二进制数比较器（大、同、小）的组合电路（选做）。

CD4081为四双输入与门；CD4070为四异或门，CD4063为四位数值比较器，它们均为CMOS集成电路。

图4-1为上述三种集成电路的引脚功能描述。

第1 页/共5 页图 6-11．一位（大、同、小）比较器的设计及其逻辑功能的验证 ① 按照命题要求列真值表设A 、B 为两个二进制数的某一位，即比较器的输入，M 、 G 、L 为比较器的输出，分离表示两个二进制数比较后的大、同、小结果，其逻辑功能真值表见表4.1。

② 写表达式按照表4.1的真值表，并为了减少门电路的种类，我们做如下的运算： 同 B A B A B A AB B A G ⊕=+=+= 大 )()(B A A B A B A A B A M ⊕=+== 小 )()(B A B B A B A B B A L ⊕=+== X X =⊕1 ③ 画逻辑图按照上述表达式，读者可用两个异或门和两个与门实现上述的大、同、小比较器，并将逻辑图画在表4.1右边的空白处。

数值比较器

B =
输 出 FA＞BFA＜BFA = B ＞ ＜ 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 0 1
× × × × × × × × × × × × × × × × × × × × × × × × 1 0 0 0 1 0 0 0 1 × × 1
实验题
设计一个对两个两位无符号的二进制数进 行比较的电路；根据第一个数是否大于、 等于、小于第二个数，使相应的三个输出 端中的一个输出为“1”，要求用与门、与非 门及或非门实现。
4、设计一个对两个两位无符号的二进制数进行 比较的电路；根据第一个数是否大于、等于、 小于第二个数，使相应的三个输出端中的一个 输出为“1”，要求用与门、与非门及或非门实 现。 实验过程提示： 根据题意，第一个设为A1A0，第二个数设为 B1B0，列真值表如下
74LS85的功能表(187) 74LS85的功能表(187)
输 A3，B3 1 0 0 1 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A2，B2 × × 1 0 0 1 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 入 A1，B1 × × × × 1 0 0 1 A1 = B1 A1 = B1 A1 = B1 A1 = B1 A1 = B1 A1 = B1 A0，B0 × × × × × × 1 0 0 1 A0 = B0 A0 = B0 A0 = B0 A0 = B0 级联输入 IA＞BIA＜B IA ＞ ＜
( A < B) = A3B3 + A3 ⊕ B3 ⋅ A2B2 + A3 ⊕ B3 ⋅ A2 ⊕ B2 ⋅ A B1 1 + A3 ⊕ B3 ⋅ A2 ⊕ B2 ⋅ A ⊕ B1 ⋅ A B0 1 0 + A3 ⊕ B3 ⋅ A2 ⊕ B2 ⋅ A ⊕ B1 ⋅ A ⊕ B0 ⋅ (a < b) 1 0

cd系列

CD4014BC 8-bit串入/并入-串出移位寄存器，DIP
CD4014BMS 8-bit串入/并入-串出移位寄存器，DIP
CD4014UB 8-bit串入/并入-串出移位寄存器，DIP
CD4015 双4位串入/并出移位寄存器，DIP
CD4015BC 双4位串入/并出移位寄存器，DIP
CD4033 十进制计数/7段译码器，DIP
CD4033BMS 十进制计数/7段译码器，DIP
CD4033UB 十进制计数/7段译码器，DIP
CD4034 8-bit通用总线寄存器，DIP
CD4034BMS 8-bit通用总线寄存器，DIP
CD4034UB 8-bit通用总线寄存器，DIP
CD40182BMS COMS载波产生电路，DIP
CD4018BMS 可预制1/N计数器，DIP
CD4018UB 可预制1/N计数器，DIP
CD4019 四与或选择器，DIP
CD40192 可预置BCD加/减计数器(双时钟)，DIP
CD40192B 可预置BCD加/减计数器(双时钟)，DIP
CD40194B 4位并入/串入-并出/串出移位寄存，DIP
CD40194BF 4位并入/串入-并出/串出移位寄存，DIP
CD40194BMS 4位并入/串入-并出/串出移位寄存，DIP
CD40195 4位并入/串入-并出/串出移位寄存，DIP
CD4019BC 嵌入与或门双向移位寄存，DIP
CD40110B 十进制加/减,计数,锁存,译码驱动，DIP
CD40114 ，DIP
CD40117 可编程双4-Bit，DIP
CD40117B 可编程双4-Bit，DIP

常用数字芯片大全

产品性能说明型号规格性能说明型号规格名称74LSSN74LSOO四2输入与非门SN74LSO1四 2输入与非门SN74LSO2四2输入与非门SN74LS03四 2输入与非门SN74LS04六反相器SN74LS05六反相器SN74LS06六反相缓冲器 / 驱动器SN74LS07六缓冲器 / 驱动器SN74LS08四2输入与非门SN74LS09四 2输入与非门SN74LS10三3输入与非门SN74LS11三 3输入与非门SN74LS12三3输入与非门SN74LS13三 3输入与非门SN74LS14六反相器 . 斯密特触发SN74LS15三 3输入与非门SN74LS16六反相缓冲器 / 驱动器SN74LS17六反相缓冲器 / 驱动器SN74LS20双 4输入与门SN74LS21双 4输入与门SN74LS22双 4输入与门SN74LS25双 4输入与门SN74LS26四 2输入与非门SN74LS27三 3输入与非门SN74LS28四输入端或非缓冲器SN74LS30八输入端与非门SN74LS32四 2输入或门SN74LS33四 2输入或门SN74LS37四输入端与非缓冲器SN74LS38双 2输入与非缓冲器SN74LS40四输入端与非缓冲器SN74LS42BCD－十进制译码器SN74LS47BCD－七段译码驱动器SN74LS48BCD－七段译码驱动器SN74LS49BCD－七段译码驱动器SN74LS51三 3输入双与或非门SN74LS54四输入与或非门SN74LS55四 4输入与或非门SN74LS63六电流读出接口门SN74LS73双 J－K触发器SN74LS74双 D触发器SN74LS754位双稳锁存器SN74LS76双 J－K触发器SN74LS78双 J－K触发器SN74LS83双 J－K触发器SN74LS854位幅度比较器SN74LS86四 2输入异或门SN74LS884位全加器SN74LS904位十进制颠簸计数器SN74LS918位移位存放器SN74LS9212分频计数器SN74LS93二进制计数器SN74LS965位移位存放器SN74LS954位并入并出存放器SN74LS109正沿触发双 J－ K 触发器SN74LS107双 J－K触发器SN74LS113双 J－ K 负沿触发器SN74LS112双 J－ K 负沿触发器SN74LS121单稳态多谐振荡器SN74LS114双 J－ K 负沿触发器SN74LS123双稳态多谐振荡器SN74LS122单稳态多谐振荡器SN74LS125三态缓冲器SN74LS124双压控振荡器SN74LS1313－ 8线译码器SN74LS126四 3态总线缓冲器SN74LS13313输入与非门SN74LS132二输入与非触发器SN74LS137地点锁存 3－ 8线译码器SN74LS136四异或门SN74LS139双 2－ 4线译码－变换器SN74LS1383－ 8线译码 / 变换器SN74LS14710－ 4线优先编码器SN74LS145BCD十进制译码 / 驱动器SN74LS153双 4选 1数据选择器SN74LS1488－ 3线优先编码器SN74LS155双 2－ 4线多路分派器SN74LS1518选 1数据选择器SN74LS157四 2选 1数据选择器SN74LS1544－ 16线多路分派器SN74LS160同步 BDC十进制计数器SN74LS156双 2－ 4线多路分派器SN74LS162同步 BDC十进制计数器SN74LS158四 2选 1数据选择器SN74LS1648位串入并出移位存放SN74LS1614位二进制计数器SN74LS1668位移位存放器SN74LS1634位二进制计数器SN74LS1694位可逆同步计数器SN74LS1658位移位存放器SN74LS17216位多通道存放器堆SN74LS1684位可逆同步计数器SN74LS1746D 型触发器SN74LS1704x4 位存放器堆SN74LS176可预置十进制计数器SN74LS1734D 型存放器SN74LS182超行进位发生器SN74LS1754D 烯触发器SN74LS18964位随机储存器SN74LS181运算器 / 函数发生器SN74LS191二进制同步可逆计数器SN74LS183双进位保留全价器SN74LS193二进制可逆计数器SN74LS190同步 BCD十进制计数器SN74LS195并行存取移位存放器SN74LS192BCD－同步可逆计数器SN74LS197可预置二进制计数器SN74LS194双向通用移位存放器SN74LS2383－ 8线译码 / 多路变换器SN74LS196可预置十进制计数器SN74LS241八缓冲 / 驱动 / 接收器SN74LS221双单稳态多谐振荡器SN74LS243四总线收发器SN74LS240八缓冲 / 驱动 / 接收器SN74LS245八总线收发器SN74LS242四总线收发器SN74LS248BCD－七段译码驱动器SN74LS244八缓冲 / 驱动 / 接收器SN74LS251三态 8－ 1数据选择器SN74LS247BCD－七段译码驱动器SN74LS256双四位选址锁存器SN74LS249BCD－七段译码驱动SN74LS258四 2选 1数据选择器SN74LS253双三态 4－ 1数据选择器SN74LS260双 5输入或非门SN74LS257四 3态 2－ 1数据选择器SN74LS266四 2输入异或非门SN74LS2598位可寻址锁存器SN74LS275七位树型乘法器SN74LS2612x4 位二进制乘发器SN74LS279四 R－S触发器SN74LS273八进制 D 型触发器SN74LS2834位二进制全加器SN74LS276四 J－K触发器SN74LS2934位二进制计数器SN74LS2809位奇偶数发生校检器SN74LS365六缓冲器带公用启动器SN74LS290十进制计数器SN74LS367六总线三态输出缓冲器SN74LS2954位双向通用移位存放器SN74LS3738D 锁存器SN74LS366六缓冲器带公用启动器SN74LS3754位双稳锁存器SN74LS368六总线三态输出反相器SN74LS386四 2输入异或门SN74LS3748D 触发器SN74LS393双 4位二进制计数器SN74LS3778位单输出 D 型触发器SN74LS5748位 D 型触发器SN74LS390双十进制计数器SN74LS6848位数字比较器SN74LS5738位三态输出 D 型锁存器SN74LS6708位数字比较器产品性能说明产品性能说明型号规格型号规格名称名称7474HCSN7404六反相器SN74HC00四2输入与非门SN7406六反相缓冲器 / 驱动器SN74HC02四2输入或非门SN7407六缓冲器 / 驱动器SN74HC03四2输入或非门SN7414六缓冲器 / 驱动器SN74HC04六反相器SN7416六反相缓冲器 / 驱动器SN74HC05六反相器SN7440六反相缓冲器 / 驱动器SN74HC08四2输入与门SN7497六反相缓冲器 / 驱动器SN74HC10三3输入与非门74F SN74HC11三3输入与门74F00高速四 2输入与非门SN74HC14六反相器 / 斯密特触发74F02高速四 2输入或非门SN74HC20双四输入与门74F04高速六反相器SN74HC21双四输入与非门74F08高速四 2输入与门SN74HC27三3输入与非门74F10高速三 3输入与门SN74HC30八输入端与非门74F14高速六反相斯密特触发SN74HC32四2输入或门74F32高速四 2输入或门SN74HC42BCD十进制译码器74F38高速四 2输入或门SN74HC73双 J－K 触的器74F74高速双 D 型触发器SN74HC74双 D型触发器74F86高速四 2输入异或门SN74HC76双 J－K 触的器74F139高速双2－4线译码 / 驱动SN74HC86四2输入异或门器74F151高速双2－4线译码 / 驱动SN74HC107双 J－K 触发器器74F153高速双 4选 1数据选择器SN74HC113双 J－ K 负沿触发器74F157高速双 4选 1数据选择器SN74HC123双稳态多谐振荡器74F161高速 6D 型触发器SN74HC125三态缓冲器74F174高速 6D 型触发器SN74HC126四三态总线缓冲器74F175高速 4D 型触发器SN74HC132二输入与非缓冲器74F244高速八总线 3态缓冲器SN74HC137二输入与非缓冲器74F245高速八总线收发器SN74HC1383－ 8线译码 / 解调器74F373高速 8D 锁存器SN74HC139双 2－ 4线译码 / 解调器74HCT SN74HC1488选 1数据选择器SN74HCT04六反相器SN74HC151双 4选 1数据选择器4000SN74HC1544－ 16线多路分派器CD40014二输入或非门SN74HC157四2选 1数据选择器CD4002双 4输入或非门SN74HC1614位二进制计数器CD400618位静态移位存放器SN74HC1634位二进制计数器CD4007双互补对加反相器SN74HC1648位串入并出移位存放器CD4009六缓冲器 / 变换－倒相SN74HC1658位移位存放器CD4010六缓冲器 / 变换－正相SN74HC1734D 型触发器CD4011四 2输入与非门SN74HC1746D 触发器CD4012双 4输入与非门SN74HC1754D 型触发器CD4013置/ 复位双 D 型触发器SN74HC191二进制同步可逆计数器CD40148位静态同步移位存放SN74HC221双单稳态多谐振荡器CD4015双 4位静态移位存放器SN74HC2383－ 8线译码器CD4016四双向模拟数字开关SN74HC240八缓冲器CD401710译码输出十进制计数器SN74HC244八总线 3态输出缓冲器CD4018可预置 1/N 计数器SN74HC245八总线收发器CD4019四与或选择门SN74HC251三态 8－ 1数据选择器CD402014位二进制计数器SN74HC2598位可寻址锁存器CD40218位静态移位存放器SN74HC266四 2输入异或非门CD40228译码输出 8进制计数器SN74HC2738D 型触发器CD4023三 3输入与非门SN74HC367六缓冲器 /总线驱动器CD40247位二进制脉冲计数器SN74HC368六缓冲器 /总线驱动器CD4025三 3输入与非门SN74HC3738D 锁存器CD4026十进制 /7 段译码 / 驱动SN74HC3748D 触发器CD4027置位 / 复位主从触发器SN74HC393双 4位二进制计数器CD4028BCD十进制译码器SN74HC5418位三态输出缓冲器CD40294位可预置可逆计数器SN74HC5738位三态输出 D 型锁存器CD4030四异或门SN74HC5748D 型触发器CD403164位静态移位存放器SN74HC5958位移位存放器 / 锁存器CD4032三串行加法器SN74HC40287级二进制串行加数器CD4033十进制计数器 /7 段显示SN74HC4046锁相环CD40348位静态移位存放器SN74HC4050六同相缓冲器CD40354位并入 / 并出移位存放器SN74HC40518选 1模拟开关CD40383位串行加法器SN74HC4053三 2选 1模拟开关CD404012位二进制计数器SN74HC406014位计数 / 分频 / 振荡器CD4041四原码 / 补码缓冲器SN74HC4066四双相模拟开关CD4042四时钟 D 型锁存器SN74HC40783输入端三或门CD4043四或非 R/S 锁存器SN74HC45117段锁存 / 译码驱动器CD4044四与非 R/S 锁存器SN74HC4520双二进制加法计数器产品性能说明产品性能说明型号规格型号规格名称名称4000CD4046锁相环4500CD4047单非稳态多谐振荡器CD4502可选通六反相缓冲器CD4048可扩大八输入门CD4503六同相缓冲器CD4049六反相缓冲 / 变换器CD4504六电平变换器CD4050六正相缓冲 / 变换器CD4508双 4位锁存器CD4051单 8通道多路变换 / 分派CD4510BCD可预置可逆计数器CD4052双 4通道多路变换 / 分派CD4511BCD7段锁存 / 译码 / 驱动CD4053三 2通道多路变换 / 分派CD45128通道数据选择器CD40567段液晶显示译码 / 驱动CD4513BCD7段锁存 / 译码 / 驱动CD4060二进制计数 / 分频 / 振荡CD45144－ 16线译码器CD4063四位数值比较器CD45154－ 16线译码器CD4066四双相模拟开管CD4518双 BCD加法计数器CD406716选 1模拟开关CD4520双二进制加法计数器CD40688输入端与非 / 与门CD452124位分频器CD4069六反相器CD4522可预置 BCD1/N计数CD4070四异或门CD4526可预置二进制 1/N 计数CD4071四 2输入或门CD4527BCD系数乘发器CD4072双四输入或门CD4528双单稳态触发器CD4073三 3输入与门CD453112位奇偶校验电路CD4075三 3输入与门CD45328位优先编码器CD40764位 D 型存放器CD4538双精细单稳态触发器CD4077四异或非门CD4539双四路输据选择器CD4078八输入或 / 或非门CD4541可编程振荡 / 计时器CD4081四输入与门CD45437段锁存 / 译码 / 驱动CD4082双 4输入与门CD45533位 BCD计数器CD4085双 2组 2输入与或非门CD4555双 4选 1译码器CD4086可扩展 2输入与或非门CD4556双 4选 1译码器CD4093四与非斯密特触发器CD45571-64 位可变长度存放器CD40948位移位 / 储存总线存放CD4558BCD-7段译码器CD40963输入 J－K触发器CD4560BCD码加法器CD4098双单稳态触发器CD4561BCD变换成 9的补码输出CD40998位可寻址锁存器CD4566工业准时基准发生器CD40103同步可预置减法器CD4569双 4位可编程 1/NBCD CD40106六斯密特触发器CD4583双斯密特触发器CD40107双 2输入与非缓冲 / 驱动CD45844斯密特触发器CD40110计数/ 译码/锁存 /驱动CD45854位数值比较器CD401746D 触发器CD45998位总线相容寻址锁存器CD401754D 触发器MC145106频次合成器CD40192BCD可预置可逆计数器MC145026遥控编码器CD40193二进制可预置可逆计数器MC145027译码器CD401944位双相移位存放器。

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);
initial begin
// Initialize Inputs
A = 0;
B = 0;
L = 0;
G = 0;
M = 0;
// Wait 100 ns for global reset to finish
{L,G,M}=100;
repeat(16)
begin
A=A+1;
#10;
repeat(16)
begin
B=B+1;
#10;
end
end
{L,G,M}=010;
repeat(16)
begin
A=A+1;
#10;
repeat(16)
begin
B=B+1;
#10;
end
end
{L,G,M}=001;
repeat(16)
begin
A=A+1;
#10;
repeat(16)
begin
B=B+1;
#10;
input L,
input G,
input M,
output LO,
output GO,
output MO);
wire[8:0] C;
Yi y1(A[0],B[0],L,G,M,C[0],C[1],C[2]);
Yi y2(A[1],B[1],C[0],C[1],C[2],C[3],C[4],C[5]);
Yi y3(A[2],B[2],C[3],C[4],C[5],C[6],C[7],C[8]);
Yi y4(A[3],B[3],C[6],C[7],C[8],LO,GO,MO);
endmodule
仿真波形
电路图
测试代码
module compp;
// Inputs
reg [3:0] A;
reg [3:0] B;
数电实验报告
姓名
陈世超
学号
14051411
班级
14058911
专业
物联网工程
课程名称
数字电路
任课老师
王长军
指导老师
王长军
机位号
实验序号
实验名称
实验时间
实验地点
一教225
实验设备号
实验程序源代码
module Yi(
input A,
input B,
input l,
input g,
input பைடு நூலகம்,
output reg lo,
output reg go,
output reg mo);
always@(*)
begin
lo=0;
go=0;
mo=0;
if(A>B)
lo=1;
if(A==B)
lo=l;
go=g;
mo=m;
if(A<B)
mo=1;
end
endmodule
module FCP(
input[3:0] A,
input[3:0] B,
end
end
// Add stimulus here
end
endmodule
思考与探索
对verilog语言感觉还是朦朦胧胧的，不是很了解，但这个级联方法明白了，就是把电路图画出来，然后根据电路图来打代码就好。
reg L;
reg G;
reg M;
// Outputs
wire LO;
wire GO;
wire MO;
// Instantiate the Unit Under Test (UUT)
FCP uut (
.A(A),
.B(B),
.L(L),
.G(G),
.M(M),
.LO(LO),
.GO(GO),
.MO(MO)