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苏州科技学院天平学院EDA电子综合设计院系：专业：班级：学号：姓名：第一部分：设计说明1.1设计任务设计一款数字电子时钟，具体要求如下：1：输入条件：50MHz时钟，2个输入按键；2：功能实现：具有显示时、分、秒功能；采用LED数码管显示；具有闹钟与对时功能，对时精确到分，闹钟设置与对时采用按键作为输入信号。

3：采用altera公司的quartusII软件进行编程与仿真，设计语言可以选择VerilogHDL或VHDL。

1.2目的与意义训练综合运用学过的数字电子技术、数字系统设计技术(HDL硬件设计)和计算机编程及电路相关基本知识，培养独立设计比较复杂数字系统设计能力。

通过综合设计，力争掌握使用EDA工具设计数字系统电路的基本方法，包括原理方案的确定、详细设计中的编程与仿真等一系列过程，为以后进行工程实践问题的研究打下设计基础。

时钟，自从它发明的那天起，就成为人类的朋友，但随着社会的进步，科技的的发展，人们对它的功能又提出了新的要求，怎样让时钟更好的为人民服务，怎样让我们的老朋友焕发青春呢？这就要求人们不断设计出新型时钟。

现代社会，守时已不仅关系到一个人的职业生涯，还成了衡量一个人道德的标准。

时钟为人们提供了科学利用时间规律的依据，然而，普通的机械钟表与半机械钟表对于忙碌的生活显然早已不太适应，设计一款高精度数字时钟势在必行。

本课题将通过对目前市场上的数字电子钟的研究，利用EDA技术设计一款高精度数字式电子钟，使人们可以得到精确时间显示,帮助人们合理安排时间，方便人们的生活。

第二部分 原理方案设计设计一个多功能数字时钟，具有时分、秒计数显示、闹钟功能。

能够利用按键实现对闹钟时间的设定并在当前显示时间到时后能够进行闹钟提示。

能够利用按键实现“较时”、“较分”功能，随时对数码管的显示进行校正和校对。

数字中系统主要由系统时钟，三个功能按键（mode ，turn ，change ），FPGA ，数码管和蜂鸣器部分组成。

图1多功能数字时钟整体模块图2.1分频模块方案设计分频模块用于为系统的实现提供稳定的工作频率和计时信号源，产生分频为1HZ 频率的信号作为计时模块的信号源。

分频算法设计：定义变量并根据需要得到的分频信号设定计数值，对该变量进行加或减计数，每到达一次计数值点，将该变量清零或重置，并且对输出信号取一次反，即可以得到所需的分频信号。

在这里使用任意分频计数器。

定义变量并且设定一个上限值，每次加计数到该上限值时，输出该计数值的最高位。

2.2显示模块计时模块是对1s的信号源进行秒计时，计时满后向上进位的设计思想。

译码显示模块采用的是数码管的动态扫描方式。

2.3控制模块设置三个按键，一个作为功能控制信号，按键每次加一，加到三在归零。

为0：计时功能；为1：闹铃功能; 为2：手动校对功能。

一个按键选择是调整时间，还是分钟，若长时间按住该键，可使秒信号清零，用于精确调时。

一个按键用于手动调整，每按一次，计数器加1，如果长按，则连续快速加1；用于快速调时和定时。

第三部分详细设计过程图2 顶层模块3.1分频模块3.1.1模块功能描述该模块为任意分频计数器，在这里使用了两个分频模块，分别输出4Hz和1Khz的时钟信号。

功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。

其中F_DIV为分频系数，分频系数范围为1~2^n (n=F_DIV_WIDTH)若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。

若分频系数为偶数，则输出时钟占空比为50%；若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分频系数（当输入为50%时，输出也是50%）。

图3 分频模块div_4hz图4 分频模块div_1k3.1.2模块设计思想定义变量为分频系数，若位偶数，则产生分频系数的一半个时钟周期为高电平，分频系数的一半个时钟周期为低电平；若为奇数，则相应地偏移一个。

3.1.3设计关键知识点若分频系数为偶数，则输出时钟占空比为50%；若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分频系数（当输入为50%时，输出也是50%）。

module div_4hz (clock,clk_out); //I/O口声明input clock; //输入时钟output clk_out; //输出时钟//内部寄存器reg clk_p_r; //上升沿输出时钟reg clk_n_r; //下降沿输出时钟reg[F_DIV_WIDTH - 1:0] count_p; //上升沿脉冲计数器reg[F_DIV_WIDTH - 1:0] count_n; //下降沿脉冲计数器//参数--分频系数parameter F_DIV = 12500000; //分频系数<<<<-----修改这里parameter F_DIV_WIDTH = 32; //分频计数器宽度wire full_div_p; //上升沿计数满标志wire half_div_p; //上升沿计数半满标志wire full_div_n; //下降沿计数满标志wire half_div_n; //下降沿计数半满标志//判断计数标志位置位与否assign full_div_p = (count_p < F_DIV - 1);assign half_div_p = (count_p < (F_DIV>>1) - 1);assign full_div_n = (count_n < F_DIV - 1);assign half_div_n = (count_n < (F_DIV>>1) - 1);//时钟输出assign clk_out = (F_DIV == 1) ?clock : (F_DIV[0] ? (clk_p_r & clk_n_r) : clk_p_r);//上升沿脉冲计数always @(posedge clock)beginif(full_div_p)begincount_p <= count_p + 1'b1;if(half_div_p)clk_p_r <= 1'b0;elseclk_p_r <= 1'b1;endelsebegincount_p <= 0;clk_p_r <= 1'b0;endend//下降沿脉冲计数always @(negedge clock)beginif(full_div_n)begincount_n <= count_n + 1'b1;if(half_div_n)clk_n_r <= 1'b0;elseclk_n_r <= 1'b1;endelsebegincount_n <= 0;clk_n_r <= 1'b0;endendendmodule3.2显示模块3.2.1模块功能描述该模块设计为时钟显示模块，一共8个共阳极数码管，显示格式为XX.XX.XX。

3.2.2模块设计思想整个时钟的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围为0~23时。

由于分钟和秒钟显示的范围都是从0~59，可以用一个4位的二进制码显示十位，用一个四位的二进制码（BCD码）显示个位；对于小时因为他的范围是从0~23，同样可以用一个4位的二进制码显示十位，用一个4位的二进制码（BCD 码）显示个位。

3.2.3设计关键知识点由于动态扫描，需要一个频率较高的时钟信号用于刷新显示。

送入显示的数高低4位分离开来，分别用于显示十位和个位。

图5 显示模块scan_ledmodule scan_led(clk_1k,dig,seg,hourh,hourl1,minh,minl1,sech,secl1);input clk_1k;input[3:0] hourh,hourl1,minh,minl1,sech,secl1;output[7:0]dig;output[7:0]seg;reg[7:0]dig;reg[7:0]seg;reg[3:0]dataout_buf;reg[2:0]count;always @(posedge clk_1k )begincount<=count+1'b1;endalways @(posedge clk_1k ) begincase(count)3'd0 :dataout_buf = secl1;3'd1 :dataout_buf= sech;3'd2 :dataout_buf= 4'ha;3'd3 :dataout_buf = minl1;3'd4 :dataout_buf= minh;3'd5 :dataout_buf = 4'ha;3'd6 :dataout_buf= hourl1;3'd7 :dataout_buf = hourh;endcasecase(count)3'd0 :dig = 8'b1111_1110;3'd1 :dig = 8'b1111_1101;3'd2 :dig = 8'b1111_1011;3'd3 :dig = 8'b1111_0111;3'd4 :dig = 8'b1110_1111;3'd5 :dig = 8'b1101_1111;3'd6 :dig = 8'b1011_1111;3'd7 :dig = 8'b0111_1111;endcaseendalways@(dataout_buf)begincase(dataout_buf)4'h0:seg=8'b0000_0011;4'h1:seg=8'b1001_1111;4'h2:seg=8'b0010_0101;4'h3:seg=8'b0000_1101;4'h4:seg=8'b1001_1001;4'h5:seg=8'b0100_1001;4'h6:seg=8'b0100_0001;4'h7:seg=8'b0001_1111;4'h8:seg=8'b0000_0001;4'h9:seg=8'b0000_1001;4'ha:seg=8'b1111_1101;endcaseendendmodule3.3时钟控制模块3.3.1模块设计功能该模块设计为多功能数字钟的控制模块。

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半加器EDA上机实验报告参考模板

半加器EDA上机实验报告参考模板

EDA上机实验报告姓名：学号：班级：专业：集成电路工程类学院：半加器设计实验1、实验目的：练习半加器的VHDL程序设计以及功能仿真。

2、实验任务：参考半加器电路原理图以及真值表，编写VHDL程序，完成Quartus II设计文本输入，分别按照4.1节的流程对半加器进行功能仿真，并生成RTL电路图。

3、真值表如下：4、程序编写要求：（1）使用一个异或门（XOR）和一个与门（AND）；（2）使用两个与门，一个或门（OR）和一个非门（NOT）。

5、实验步骤:(1)兴建一个文件夹，取名为h_adder。

(2)输入源程序。

打开Quartus II,选择File--->New命令。

在窗口中Design Files栏中选着文件的语言类型，这里选择VHDL File选项。

(3)文件存盘。

选择File--->Save As命令，找到已设立的文件夹，存盘文件名应该与实体名一致。

(4)创建工程，打开并建立新工程管理窗口。

选择File--->New Project Wizard命令。

(5)将设立文件夹加入工程。

(6)选择目标芯片，并进行工具设置。

(7)编译。

选择Processing--->Start compilation命令，启动全程编译，若编译成功者可进行仿真测试。

(8)打开波形编辑器。

选择File--->New命令，在New窗口中选择Vector Wavefore File选项。

(9)设置仿真区域，并进行文件存盘。

(10)将工程的端口信号节点选入波形编辑器中。

选择View--->Utility Windows--->Node Finder命令Filter下拉列表框中选择“Pins:all”，单击List按钮。

将节点拖到波形编辑器中窗口。

(11)设置激励信号波形，进行波形文件存盘。

(12)启动仿真器。

选择Processing--->Start Simulation命令，启动仿真。

EDA复习资料

EDA复习资料

1.VHDL最基本的结构是什么？其作用各是什么？库(LIBRARY)声明：列出了当前设计中需要用到的所有库文件，如ieee，std和work 等。

实体(ENTITY)：定义了电路的输入/输出引脚。

构造体(ARCHITECTURE)：所包含的代码描述了电路要实现的功能。

2.in、inout 、buffer有何异同？IN 含义：输入INOUT 含义：说明该端口是双向的，可以输出也可以输入BUFFER 含义：说明该端口可以输出信号且在构造体内部可以使用该输出信号。

3.VHDL中有哪些基本的数据类型？哪些可以综合？a)位(BIT)和位矢量(BIT_VECTOR)：位值用‘0'或‘1'表示。

b)STD_LOGIC和STD_LOGIC_VECTOR：它们是IEEE 1164标准中引入的8逻辑值系统。

c)布尔类型(BOOLEAN)：只有两种取值，“真”或“假"。

d)整数(INTEGER)：32位的整数(取值范围从-2 147 483 647到2 147 483 647 )e)自然数(NATURAL)：非负的整数(从0到2 147 483 647 )f)实数(REAL): 实数的取值范围从-1.0x1038到1.0x1038，它是不可综合的g)物理量字符(Physical literal)：用来表示诸如时间和电压等物理量。

在仿真时可以使用，但不可综合。

h)字符(CHARACTER)型：可以是单个或者一串ASCIl字符。

i)SIGNED(有符号数)和UNSIGNED(无符号数)：它们是在ieee库std_logic_arith包集中定义的数据类型。

4.包集中定义了哪些数据类型转换函数？它们的适用范围是什么？在ieee库的包集std_logic_arith中提供的数据类型转换函数：a．conv_integer(p):将数据类型为INTEGER，UNSIGNED，SIGNED，STD_ULOGIC或STD_LOGIC的操作数P转换成INTEGER类型。

EDA技术

EDA技术

徐州工业职业技术学院班级：电子与电气071姓名：徐勤学号：730516137指导老师：张江伟内容摘要：EDA 技术是依赖功能强大的计算机，在EDA 工具软件平台上来实现既定的电子线路系统功能。

就因为EDA 有如此大的功能，因此选择EDA 来实现数字钟的设计。

数字钟是一种用数字显示秒、分、时的计时装置，与传统机械钟相比，它具有走时准确、显示直观、无机械转动装置等优点，因而得到广泛应用。

本课题是利用EDA 技术用集成电路设计一个数字钟，即显示秒、分、时，分别用60、60、24进制计数器，秒、分均为六十进制，即显示00～59，它们的个位是十进制，十位是六进制。

时为二十四进制，显示00～23，个位仍为十进制，而十位为二进制，但当十位计到2、个位计到4时清零，就为二十四进制了，其中组成秒、分、时的芯片均用7490来实行，先用它实现十进制，然后分别用两个十进制模板来实现六十进制、二十四进制，最终实现数字钟。

但这只是用4位二进制数来表示1位十进制数，因此要将这些二进制码，通过译码器7448来实现十进制文字符号的转换，将数字钟的计时状态直观清晰的反应出来，然后通过EDA 的坡形仿真，来检验其真确性。

这一设计原本原理图复杂，所用连线众多，但因EDA 具有把原理图模板化的功能，因此，最终生成的数字钟原理图简单、清晰、明了。

（参考文献《EDA 技术及其应用》、《电子技术技能实验实训指导》）一．设计要求：设计一个综合性的数字计时钟，要求能实现时、分、秒的计数功能，，同时将结果通过4个7段数码管显示，具体框图如下：根据设计要求，综合数字钟电路可分为计秒电路、计分电路、计时电路3个子模块，这3个子模块必须都具有预置、计数、进位功能，设计思想如下：A．计秒电路：以直接输入或由分频器产生的秒脉冲作为计秒电路的计数时钟信号，待计数至60瞬间，进位，计分电路加1，而计秒电路则清零并重新计秒。

B．计分电路：计秒电路得到进位脉冲，来一个脉冲就加1，当得到60个脉冲，即计数至60瞬间，进位，计时电路加1，而计秒、计分电路则清零，并重新计秒、分。

同步清零和同步置数eda实验报告

同步清零和同步置数eda实验报告

同步清零和同步置数eda实验报告由于我不知道你需要的实验报告的具体内容和要求，因此这里给出一份基本模板，你可以根据自己的需要进行修改。

实验名称：同步清零和同步置数EDA实验报告实验日期：XXXX年XX月XX日实验地点：XXXX实验室一、实验目的1. 了解同步清零和同步置数的概念和原理；2. 掌握同步清零和同步置数的电路设计方法；3. 了解EDA工具的基本使用方法；4. 学习测试仿真功能，了解仿真实验的流程。

二、实验器材1. 电脑一台；2. EDA软件。

三、实验步骤1. 在EDA工具中创建一个同步清零电路；2. 设计同步置数电路；3. 将两个电路合并，进行仿真验证；4. 分别改变清零和置数信号的输入，观察输出结果；5. 修改电路参数，重新仿真验证。

四、实验结果1. 同步清零电路设计方案：XXXX；2. 同步置数电路设计方案：XXXX；3. 合并电路仿真结果：XXXX；4. 清零和置数信号输入不同时的输出结果如下：（1）清零信号输入，输出为XXXX；（2）置数信号输入，输出为XXXX；（3）同时输入清零信号和置数信号，输出为XXXX；5. 修改电路参数后的仿真结果如下：（1）修改参数1，输出为XXXX；（2）修改参数2，输出为XXXX；（3）继续修改其他参数，输出结果如下：XXXX。

五、实验分析1. 同步清零和同步置数电路的设计原理和流程；2. 清零和置数信号分别作用于电路的不同效果；3. 清零和置数信号同时作用的效果；4. 修改电路参数对电路输出结果的影响。

六、实验心得通过本次实验，我们对同步清零和同步置数电路的设计原理和流程有了更加深入的了解。

同时，我们还掌握了EDA工具的基本使用方法，学习了测试仿真功能，加深了对仿真实验的认识和理解。

在实验中，我们还发现了电路输入信号和参数的修改对电路输出结果的影响，这对我们之后的工作和学习都有很大的帮助。

七、参考文献1. XXXX2. XXXX3. XXXX以上就是同步清零和同步置数EDA实验报告的基本模板，可以根据自己的实际情况进行修改和补充。