信号完整性和时序分析的模式变化

作者：Barry Katz
总裁兼首席执行官员
SiSoft公司
简单的接口分析经验法则在分析现代高速接口（如DDR2、PCI Express和SATA-II）时非常不合适。

随着新兴标准（如DDR3 和5-10 Gbps串行接口）逐渐普及，这个问题将更加严重。

如果仅对设计中最短和最长的网络进行信号完整性分析，就不可能鉴别出由于较短连线的长度、过孔数、路由层、AC 指标、封装寄生和电源分配等参数的变化而造成的最坏码间干扰、串扰或接脚时序情况。

若要更准确地预测系统级噪声和时序余量，就需要采用以接口为中心、包括信号完整性、时序、串扰和电源完整性分析在内的全面的分析方法。

图1对采用简单分析方法和全面分析方法获得的结果进行了比较，说明了某些基
于过时的经验法则和假设来进行分析的
分析工具的缺点。

图1的第一个波形表示
高速差分网络，该网络采用Xilinx®的
Virtex TM-II ProX RocketIOTM IBIS模型、
无损传输线路以及无串扰或电源噪声的
理想接地。

通过比较，我们可以看出简单分析方法不
能提供全面方法的准确性。

第二个波形表
示采用更长的激励输入以及更准确的互
连结构模型时，对眼图的累进效应。

该分
析同样采用精细的SPICE I/O模型，考虑
到电源分配、串扰、非理想接地以及过程、
电压和温度的变化。

设计师正在为数十皮秒和数十毫伏努力
时，为确保设计达到成本和性能目标，全
面考虑影响设计余量的所有因素至关重
要（见图2）。

建立连接电路和端接方式的精确
模型
建立互连结构和端接方式（包括元件封装、
PCB、连接器和布线）的准确模型，对于
精确仿真高速网络至关重要。

随着信号边
沿速率的提高和互连结构保持相对的长
度，建立频率依赖型损耗模型日益重要，
这要求使用二维和三维场解算器。

由于封
装、PCB、连接器以及许多总线的布线会
造成物理布线发生很大的变化，因此，如
果不对整个接口进行全面的分析，要鉴别
最坏情况的网络事实上是不可能的。

影响分析结果的一般因素包括：
•有损传输线路/无损传输线路
•将过孔作为单端口结构或多端口结构建
立模型
•对网络中过孔数量的敏感性
•将二维分布式模型或三维集总模型用于
封装和连接器
图1 – Xilinx Virtex-II RocketIO收发器的简单分析和全面分析对比
图 2 – 影响系统级噪声和时序余量的因素
•利用S参数建立模型
考虑码间干扰
传统仿真方法假定信号在另一转变发生之前是静态的。

随着工作频率提高，线路尚未稳定为静态的可能性增加。

由于线路上先前的一次或多次转变引起的残余振荡对后续转变产生影响，导致延迟变化。

这些延迟变化称为码间干扰或ISI，若要产生最坏的情景，需要复杂的驱动模式驱动不同的网络谐振。

对于某些网络，这些模式可能包含少数转变；但对于数千兆位串行链路，通常利用长伪随机比特序列（PRBS）模式。

由于网络的谐振频率由电路长度决定，在最短或最长网络上可能发生最坏的ISI效应，也可能不发生最坏的ISI效应。

此外，必须精确考虑连线过程的变化，该变化将导致网络谐振（反射）的变化。

千兆位级串行链路接口在串行流中嵌入
了时钟数据，使用时钟恢复法提取串行数
据时，必须满足严格的眼图模板要求。

反
映预加重/去加重和均衡化的I/O缓冲器模
型精确度对于分析ISI的作用是至关重要
的。

不要忽略串扰的作用
串扰是因电路板、封装、连接器和电缆中
接近连线的变化而在网络上产生的噪声。

串扰可以改变网络上的信号电平，因此导
致连线延迟发生变化并降低噪声余量。

为
确定同步和异步串扰对信号完整性和时
序余量的影响，必须对这些噪声源进行充
分分析。

建立I/O缓冲器参数和器件时序
模型
I/O缓冲器的电参数/时序参数在确定最大
工作频率方面发挥着关键的作用。

为支持
I/O技术模型（包括混合IBIS和SPICE仿真）
的大量变化，需要灵活的方法和自动分析
处理。

仿真芯片到芯片时，SPICE模型更
加精确和有效。

SiSoft通过图3所示的内核-
内核法进行这种仿真。

但我们必须认识到，
精确度改进的代价是，仿真速度下降5~10
倍。

输出缓冲器和输入接收器通常要对许多电
参数/时序参数和可靠性阈值进行调整，可
能包括片内端接、控制阻抗/转换速度、预
加重和均衡等。

对于高速并行总线，数据输入时序定义为
相对于时钟或选通脉冲的建立/保持时间要
求。

数据输出时序由驱动参考负载时相对
于时钟或选通脉冲的最小延迟和最大延迟
决定。

随着SSTL信号传输的出现，Vil/Vih
引入了AC和DC电平，以便更精确地调整相
对于输入信号的接收时序。

通过降低转换
边沿速率（这是DDR2和DDR3所要求的），
取得了进一步的改进。

该方法基于管脚的
转换速率，使用表格建立内核上接收器内
部延迟的模型。

简化分析方法没有考虑这
些改进措施，这就是为什么对于许多高速
接口的更复杂行为，不能使用简单的分析
方法来建立精确模型的原因。

在高速接口
中，数十皮秒和数十毫伏的差别相当显著。

不要忽略PVT变化
许多分析工具和简单分析方法忽略了过
程、电压和温度（PVT）变化的影响，在很
高的信号传输速率条件下，这些变化可能
造成灾难性结果。

建立互连结构的模型时，
考虑IC过程变化特别重要。

对于限制预计
操作范围的快速、标准和缓慢型过程元件，
制造商通常提供描述AC规格和I/O缓冲器
特性的资料。

您必须始终在最低/最高操作
条件下分析高速设计，以避免在硬件生产
出来后出现讨厌的意外现象。

图3 - SiSoFt内核-内核法
保持电源完整性
保持I/O子系统和内核电源的完整性至
关重要。

这要求分析层叠；PCB、封装和IC去耦合；路由层和关联的信号返回路径。

分析的目标是在相关的工作频率上保持关联电压参考之间的低阻抗连接。

同步切换输出（SSO）噪声通常作为至I/O结构的电源输出的一部分进行
分析，还包括封装串扰的影响。

SSO通常量化为关联于芯片AC时序规格的时序不确定性。

精确确定建立和保持余量
更快的接口需要保持极严格的时序余量。

接口通常被归类为同步（共用时钟）、源同步、时钟恢复或这些类型的结合。

为精确预测时序余量和最佳的时钟分布，采用与数据网严格相关的方式精确仿真和利用时钟分布十分重要。

将精确信号完整性、时序、串扰和规则驱动型设计结合在一起，是新模式—“高速设计收敛”的基础。

所要求的工具和方法模式
为克服传统分析方法的缺点和与过度简
化的经验法则相关的不精确性，当今的高
速接口设计师需要采用以接口为中心、更
加全面的系统级分析方法，解决本文所讨
论的问题。

高质量I/O缓冲器模型、互连模型和精确
的元件AC时序/电规格是任何分析方法的
基础。

如果没有合适的工具将许多手动步
骤和过程进行自动化处理和整合，那么收
集和管理多个接口设计，对大量变量的过
程、电压和温度进行全面的仿真，分析波
形质量、串扰、SSO和ISI效应的仿真结
果将是异常艰巨的任务。

此外，为了解与多板设计（包括不同的板
密度和元件变体）相关的负载效应，管理
多维解空间范围内的复杂变量集，也需要
高度自动化的分析方法。

在规划前分析
中，能够从不同的解空间场景找出仿真结
果对于挑选最佳的元件布局和板布线解
决方案至关重要。

一旦完成板布线，在最终的系统配置中验
证该设计（包括不同的板密度和元件变体）
也同样重要，以便对信号完整性和时序进
行“闭环”分析。

规划后精确的信号完整
性分析和串扰预测对于预测系统级噪声和
时序余量也是绝对必要的。

凭借“高速设计收敛”，SiSoft 致力于为
满足快速变化的信号完整性和时序要求的
信号完整性、时序、串扰和规则驱动型设
计提供工具。

结论
随着信号沿速率和数据速率越来越快以及
电压轨的下降，电压高速接口设计与分析
的复杂性越来越高。

工程经理必须认识到，
建立高速接口分析流程需要在仿真库、分
析产品和人员方面进行投资。

对工具进行投资时，首先完成您的准备工
作。

检查预期的工具是否能够真正解决本
文所述的某些困难问题，它们提供了您需
要的未来发展路径。

对潜在的产品进行全
面详尽（可能超长）的比较评估，查看它
们是否可以满足您当前的信号完整性、时
序、电源分配和串扰分析需求，同时密切
关注未来的需求—未来的脚步比您想象要
快得多。

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