阻抗控制的目的，便是希望讯号能完全由Source端，传送到Load端，毫无反射，阻抗控制作得越好，其反射就越少[1]。
以RF而言，单端讯号控制为50奥姆，差分讯号控制为100奥姆。
至于为何RF 特征阻抗要定为50奥姆? 主要是最大传送功率(30奥姆)与最小Loss(77奥姆)的折衷[2]。
在做阻抗控制之前，要先向PCB厂要迭构数据，才能知道PCB参数。
以手机而言，多半为8层板或10层板，8层板多半为3-2-3迭构或Any Layer10层板多半为4-2-4迭构或Any Layer当然Any Layer在走在线的弹性最大，但是价格最贵。
Trace型式RF讯号在阻抗控制的型式，多半有4种，单端讯号走表层单端讯号走内层差分讯号走表层差分讯号走内层将上述四种型式的参数，整理如下:单端讯号走表层 单端讯号走内层 差分讯号走表层差分讯号走内层H1 覆膜厚度较大的与参考层距离覆膜厚度较大的与参考层距离H 与参考层距离两层参考层距离与参考层距离两层参考层距离W1 Trace下方宽度Trace下方宽度Trace下方宽度Trace下方宽度W Trace上方宽度Trace上方宽度Trace上方宽度Trace上方宽度S 与GND间距与GND间距差分线间距差分线间距T Trace厚度Trace厚度Trace厚度Trace厚度单端讯号多半会用Coplanar结构计算，因为与GND的间距，会影响阻抗。
而差分讯号与GND的间距，对阻抗影响不大，反而是差分线间距影响较大，所以单端讯号的S，是与GND的间距，而差分讯号的S，是差分线间距。
至于线宽，因为制程缘故，所以洗出来会变梯型，而一般说的线宽，是指W1，而W多半以下式估算阻抗W = W1 - 1要注意的是，上式用的单位为mil，而一般计算阻抗时，也多半用mil 。
在此我们利用10层板Any layer来作阻抗控制，计算结果如下:TOP S2.2L2 G2.2L32.2L42.2L5 G2.5L6 S2.2L7 G2.2L82.2L9 G2.2BOT S50奥姆线宽 3.7 3.7 2.350奥姆对共平面地线距(D) 6 6 6100奥姆(diff) 线宽 3.1 3.1 2.3100奥姆(diff) 差动线距(S) 10 10 10计算所得单端阻抗49.28 49.28 42.65计算所得差分阻抗100 100 81.26其中S是signal所走层面，而G是GND参考层，另外，单端讯号用的介电常数值，与差分讯号用的介电常数值不同，要特别注意。
虽然影响阻抗的因素有许多，但是RF工程师能控制的，只有H, H1, W1, S这四项，其它都取决于PCB厂，因此我们把这四个变量整理如下:与阻抗关系单端讯号走表层 单端讯号走内层 差分讯号走表层差分讯号走内层H1 反比反比H 正比正比W1 反比反比反比反比S 正比, 但6mil已差不多正比, 但6mil已差不多正比, 但10mil已差不多正比, 但10mil已差不多Q. 既然有10层板层板，，为何只走表层跟第六层? 而不走其它层?A. 这是阻抗计算出来的结果，假设如果走第二层，且单端讯号要50奥姆，差分讯号要100奥姆，则线宽只有1.6mil，由[2]可知，线宽太细，容易有阻抗误差与Insertion Loss(IL)过大的缺点。
阻抗误差如下式:阻抗误差= 線寬誤差線寬因为PCB厂的制程能力，一般来说会有正负0.5mil的线宽误差，因此，若线宽过细，则可能会阻抗误差过大，导致每片PCB的阻抗都不同。
至于损耗过大，若是Tx的Trace，会导致power过小，若硬要以加大DAC方式来达成Target power，则可能会因PA的input power过大，而产生许多非线性效应，例如Harmonics, IMD……等[3]。
若是Rx的Trace线宽过细，则会导致Sensitivity不好。
因为由[3]可知，当IL提升1dBm, 则NF也会多加1，则Sensitivity便会衰减1dBm。
Q. 为何单端/差分讯号在第六层的计算阻抗差分讯号在第六层的计算阻抗，，并非理想的50奥姆/100奥姆?A. 也是线宽考虑，虽然第六层的H1比其他层较大，2.5mil，而在阻抗不变情况下，H1加大可有较大线宽，但50奥姆的计算结果，为1.7mil，比第二层的50奥姆1.6mil，只多了1mil。
还是太细，因此只好牺牲一点阻抗，来拓宽线宽。
Q. 线宽跟阻抗的上下限为何?A. 线宽最好有3mil以上，2.3mil是最下限，极度不建议线宽小于2.3mil。
至于阻抗，大概可以有正负15%的范围，以单端讯号而言，范围是42.5 奥姆~ 57.5 奥姆，而以差分讯号而言，范围是85奥姆~ 115奥姆。
只要阻抗在范围内，尽可能拓宽线宽，因为阻抗偏掉，可以靠匹配调回来， 但若Insertion Loss过大，则几乎无补救机制，因此两害相权取一轻情况下，宁可牺牲一点阻抗，来拓宽线宽。
然后也靠牺牲阻抗的方式，，来拓宽线宽?Q. 那为何不走其它层那为何不走其它层，，然后也靠牺牲阻抗的方式A. 以手机寸土寸金的空间考虑，Main GND顶多只会有两层，以10层板而言，Main GND会设计在第五层跟第七层，因此若要得到良好的Shielding效果，只能走第六层，若走第二层或第三层，一来会有其它数字或电源Trace，受干扰机会加大，二来是第二层或第三层上下两层的GND，多半是支离破碎，不会像第五层跟第七层的Main GND那样完整，因此若以Shielding效果考量，走第六层会比其他内层来得好。
Q. 那可否以不牺牲阻抗的方式那可否以不牺牲阻抗的方式，，来拓展线宽?A. 有三种方式: 走表层, 把S加大, 挖空。
由前面表格得知，走表层可不牺牲阻抗，又可有较宽线宽，但走表层易受干扰，因此当Trace过长的情况下，还是要走内层来避免干扰[3]。
而S加大，确实可以在不牺牲阻抗的方式，来拓展线宽，但会有极限。
不挖空的情况下，单端讯号的S，6mil以上就不会再改变阻抗了。
而差分讯号的S，10mil以上就不会再改变阻抗了。
特别是差分讯号，由[4]可知，间距若过大，会削弱抗干扰的能力，因此S也不宜过大，一来是避免占据过多Layout空间，二来是避免削弱差分讯号抗干扰的能力。
至于挖空，也是方法之一，尤其由[2]可知，若Trace与参考层过近，会有寄生效应，因此挖空，不但可在不牺牲阻抗情况下拓展线宽，同时也可避免寄生效应。
但是挖空会占据空间，挖越多占据越多空间，因此建议一开始走线时，先不要挖空，等所有RF/BB的线都已走完，确定有多余空间，再来挖空。
挖空另外谈到挖空，有一些情况是一开始就要挖。
一种是天线净空区，Connector到天线弹片间，还会有一组天线的匹配电路，因为这块区域，是天线净空区，因此多半会将线宽弄成跟匹配组件一样。
以0402组件为例，零件的宽度大约为20mil(0.5mm)，因此线宽会弄成20mil。
因为若按照前述设计，线宽3.7mil，则当经过20mil宽的0402组件时，会有阻抗不连续效应[1]，因此会将线宽弄成与匹配组件一样。
此外，因为该区域为天线净空区，即便挖空也不会占据其他走线的空间，因此可以在不牺牲阻抗情况下，来拓展线宽。
若将线宽设为20mil，则H为8.8mil，依迭构计算，其参考层即第5层的Main GND。
计算结果为46.45奥姆，还算在可接受范围内(42.5 ~ 57.5)。
另外像PA跟Antenna Switch，其讯号Pad多半都很大，因此下层也要挖空，避免寄生效应而XO，不但表层周遭要净空下层更是一定要挖空因为由[5-6]得知，寄生电容会影响XO的负载电容，进而影响震荡频率，容易有Frequency error，因此要特别注意，有些XO甚至下两层都要挖。
至于Matching组件与Rx Trace，则视情况而定，因为层与层之间相隔2.2mil，这样的距离，不至于会有太大的寄生效应。
而Matching组件，若是0201尺寸，基本上已经可以忽略寄生效应了。
另外Rx Trace，通常是PCS 1900的频带，比较会有影响，因为频率高，如果发现PCS 1900的Rx Matching，一直调不好，不仿挖空，看情况是否改善。
Q. 该如何挑选PCB板材?A. 介电常数越小，则讯号越不易受外界噪声干扰。
而Loss Tangent 也是越小越好，其讯号的眼图也越好。
而厚度若越薄，则Via的寄生电感与寄生电容也越小[2]。
谈到寄生效应，除了利用前述的挖空方式来避免，Via也是尽可能少用为佳。
因为每个Via都是一个不连续面，故除了会造成阻抗不连续，同时会有寄生电容与寄生电感。
寄生电容会减缓电路的速度，而寄生电感会削弱Bypass电容的效果，也就是使得滤噪声的效果变差，因此除非必要，否则尽可能不要过度频繁穿层[2]。
Reference[1] 高速电路信号完整性分析与设计—阻抗控制, 百度文库[2] Layout Concern about Trace, Ground and Via_简体中文, 百度文库[3 ] RF parameter introduction, 新浪文库[4] Introduction to differential signal, 百度文库[5] Improving the Accuracy of a Crystal Oscillator, SEMTECH[6] Pierce-gate oscillator crystal load calculation, RF Design。
