第六章_异步计数器

异步计数器工作原理
异步计数器是一种计数器，它不依赖于时钟信号来进行计数，而是通过输入信号的变化来进行计数。

它的工作原理如下：
1.异步计数器有两个输入端，一个是时钟输入端CLK，另一个是复位输入端RST。

当CLK输入端接收到一个上升沿或下降沿信号时，计数器就会进行一次计数。

当RST输入端接收到一个低电平信号时，计数器会被清零。

2.异步计数器的计数方式是通过触发器来实现的。

当CLK输入端接收到一个上升沿或下降沿信号时，触发器就会将当前的计数值保存到触发器中，并将计数器的状态转换为下一个状态。

3.异步计数器的输出是通过计数器的当前状态来决定的。

当计数器的当前状态为n时，输出就为n，如果当前状态为0，则输出为高电平或者低电平，具体取决于异步计数器的类型和设计。

总之，异步计数器是一种通过输入信号的变化来进行计数的计数器。

它不需要时钟信号来进行计数，因此可以在没有时钟信号的情况下进行计数。

但是，由于异步计数器的设计比较复杂，因此在实际应用中使用较少，通常使用同步计数器来代替。

（2）生成语句：


生成语句可以简化为有规则设计结构的逻 辑描述。生成语句有一种复制作用，在设 计中，只要根据某些条件，设定好某一元 件或设计单位，就可以利用生成语句复制 一组完全相同的并行元件或设计单元电路 结构。 生成语句的语句格式有如下两种形式：
第一种：
[ 标号：] FOR 循环变量 IN 取值范围 GENERATE 说明 BEGIN 并行语句 END GENERATE [标号]
第二种：

[标号：] IF 条件 GENERATE 说明 BEGIN 并行语句 END GENERATE [标号]；
这两种语句格式都由四部分组成：



1、生成方式：有FOR语句结构或IF语句结 构，用于规定并行语句的复制方式。 2、说明部分：这部分包括对元件数据类型、 子程序、数据对象做一些局部说明。 3、并行语句：生成语句结构中的并行语句 是用来“复制”的基本单元，主要包括元 件、进程语句、块语句、并行过程调用语 句、并行信号赋值语句，甚至生成语句， 这表示生成语句允许存在嵌套结构，因而 可用于生成元件的多维阵列结构。

4、标号：标号并非必需，但如果在嵌套式 生成语句结构中就是十分重要的。对于FOR 语句结构，主要是用来描述设计中的一些 有规律的单元结构，IF结构则用于不规则部 分。注意，从软件运行的角度上看，FOR语 句格式中生成参数（循环变量）的递增方 式具有顺序的性质，但从最后生成的设计 结构上看却是完全并行的，这就是为什么 必须用并行语句来作为生成设计单元的缘 故。
计数器
计数器是时序电路也是数字系统中使用最多的电路 形式，分类的方法也较多。 按计数脉冲触发方式可分为同步和异步两大类； 按计数制分类分为二进制、非二进制（包括十进制 及其他任意进制）两类； 按计数过程中的数值的增减分类可分为加法、减法、 可逆计数器。这些分类又交叉重叠，因而计数器的 种类名称较多。 计数器不仅用于对时钟脉冲计数，还可以用于分频、 定时、产生节拍脉冲和脉冲序列以及进行数字运算 等等。

电路称为寄存器 。
1
0
1
0
1
0
1
上述寄存器旳寄存时间？
0
3
集成寄存器74LS175
4
74LS175真值表
课外查资料：了解集成寄存器74LS373与 74LS374。
5
6.1.2 移位寄存器
移位寄存器旳5种输入输出方式： （a）串行输入/右移/串行输出
（b）串行输入/左移/串行输出
6
（c）并行输入/串行输出 （d）串行输入/并行输出
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6.4.1 集成同步二进制计数器
其产品多以四位二进制即十六进制为主，下面 以经典产品 74LS161为例讨论。
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① 异步清零。当CLR=0时，不论其他输入信号旳状 态怎样，计数器输出将立即被置零。
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② 同步置数。当CLR=1（清零无效）、LD=0时， 假如有一种时钟脉冲旳上升沿到来，则计数器输出 端数据Q3～Q0等于计数器旳预置端数据D3～D0。
例6-1 对于图6-4所示移位寄存器，画出下图所示输入 数据和时钟脉冲波形情况下各触发器输出端旳波形。 设寄存器旳初始状态全为0。
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2. 集成电路移位寄存器 常用集成电路移位寄存器为74LS194，其逻辑符号和 引脚图如图所示。
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16
例6-2 利用两片集成移位寄存器74LS194扩展成一 种8位移位寄存器。
7
（e）并行输入/并行输出
8
9
1.串行输入/串行输出/并行输出移位寄存器： 下图所示为边沿D触发器构成旳4位串行输入/串行 输出移位寄存器。
串行输入1010
10
（a）寄存器清零
0
0
0
0
0

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3
5.3
器。
任意进制计数器
任意进制计数器是指计数器的模N不等于2n的计数
5.3.1 异步计数器
在异步二进制计数器的基础上，通过脉冲反馈或 阻塞反馈来实现。 1．脉冲反馈式 （以10进制计数器为例） ① 设计思想：通过反馈线和门电路来控制二进制 计数器中各触发器的RD 端，以消去多余状态（无效状 态）构成任意进制计数器。
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（3）填Qn+1卡诺图及计数器的状态卡诺图
图5-28 计数器的状态卡诺图 （a）Q2n+1卡诺图 （b）Q1n+1卡诺图 （c）Q0n+1卡诺图 （d）计数器的状态卡诺图
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（4）列出状态转换表
表5-11 例5-1电路的状态转换表
Qn3 Qn2 Qn1 0 0 0 0 1 1 1 1 0 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 Q2n+1 Q1n+1 Q0n+1 0 0 0 1 1 1 0 0 0 0 1 1 0 0 1 0 0 0 1 0 1 0 1 0 0 0 1 Y 0 0 0 0 0 0 1 1 0
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可见，该电路实现了十进制加法计数器的功能。 12
④ 状态转换表 CP3= Q1
CP顺序 0 1 2 3 4 5 6 7 8 9 10
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表5-10 十进制加法计数器状态转换表
Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 1 0 1 0 C 0 0 0 0 0 0 0 0 0 1 0