第8章 可编程DMA控制器8237A

微 处 理 器
主片
8237A
HOLD HLDA HRQ DREQ
0
HLDA DACK0 8237A DREQ DACK
3 3
HRQ HLDA 从片 HRQ HLDA
主片只作信号联络和管理， 数据传输是在从片的控制 下进行的。
8237A
图8-3 二级8237A级联
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8.4 8237A内部寄存器功能及格式
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回顾 – DMA的基本原理图
问题：具体实现DMA的芯片结构如何？如何运作？
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8.1 概述
8.1.1 8237A芯片的主要功能
8237A 通道0 通道1 通道2 通道3 接 口 接 口 接 口 外 设 外 设 外 设 （1）有4个独立DMA通道，每个通道 均可独立传送数据。 （2）每个通道DMA请求都可分别允许 和禁止。
第8章 可编程DMA控制器8237A
8.1 8.2 8.3 8.4 8.5
概述 8237A的内部结构与引脚 8237A的工作方式 8237A内部寄存器功能及格式 8237A的编程及应用
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回顾 – DMA方式传输的特点
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回顾：DM④ DMAC
② 请求HRQ CPU 回答HLDA ③
获得总线， DMA开始
传送1字节，并修 改地址及计数 DMA结束， 让出总线
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问题：单字节传送方式有什么优缺点？
传输效率较低，但传输两个字节之间，CPU有机会得回控 制权。如何进行更高效的传输？
8.3.2 数据块传送方式
外设准备好后，向8237A发DREQ信号，8237A收到该信号后向CPU 发HRQ信号请求占用总线，CPU同意HRQ请求，向8237A发HLDA 信号，然后8237A向外设发DACK信号开始DMA传送。
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8237A内部结构简化表示
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时序与控制逻辑
片选，时钟，读写控制信号等
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优先级编码电路
固定优先级和循环优先级； 一旦某个通道正在服务，其它通道均被禁止，直到该 通道完成传输。
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数据/地址缓冲器组
缓冲器可以连接系统总线。
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命令控制逻辑
内部地址译码（A0-A3）等。
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2) DMA传送控制信号引脚
IOR/IOW: 双向，被动态时接收CPU的读/写命令,主动态时向


I/O发读/写命令； MEMR/MEMW: 输出，主动态时向M发读/写命令； CS: 被动态时,由CPU选中该芯片进行读/写操作； DB0～DB7：被动态时作数据线，双向三态，主动态时双功能, 地址和数据分时复用:传送M地址的A8～15，M-M传输时作数据 输入/输出线； A0～A3：双向，被动态作端口选择线(16个可访问端口)，主动 态发出M地址的A0～3； A4～A7：单向，主动态发出M地址的A4～7； ADSTB：地址选通，输出，用于将DB0～DB7发出的A8～15锁存 到外部地址锁存器;
EOP RESET CS READY CLK AEN ADSTB
MEMR MEMW
地址暂存器 A15 8 ～A
I/O缓冲 A3～A 0 输出缓冲
16 读缓冲器 时 序 与 控 制 逻 辑 基地址 基字 寄存器 寄存器 4） （16× （16× 4） 读/写缓冲器 当前地址 寄存器 （16×4） 当前字 计数器 （16×4）
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通道专用 寄存器
方式寄存器 8位
问题：8237A只有8根数据线，如何写入16位数据到字 节计数或存储器地址相关的寄存器中？
分两次写。往该寄存器拥有的端口地址写入字节数据， 连续对同一端口按顺序写两次，就可以把16位字的低八 位和高八位分别写入寄存器中。
如何确保低八位和高八位的顺序正确？ 8237A内有一个高/低位触发器，当用专门指令清0（ P.195）这个触发器后，立即往寄存器写数，先写低八 位，后写高八位即可。(软、硬件复位时，高/低触发器 自动被清0)
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20
40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21
A7 A6 A5 A4 EOP A3 A2 A1 A0 V CC DB 0 DB 1 DB2 DB 3 DB 4 DACK 0 DACK1 DB 5 DB6 DB7
A7～A4
命令 控制逻辑 写缓冲器 读缓冲器 D1～D 0 内部数据总线 I/O缓冲 DB7 ～DB0 工作方式 寄存器 （8× 4） 状态寄存器 （8） 暂存寄存器 （8）
IOR IOW
HRQ HLDA DREQ3～0 DACK 3 0 ～
4 4
优 先 级 编 码
命令寄存器 （8） 屏蔽寄存器 （4） 请求寄存器 （4）
8.3.3 请求传送方式
这种工作方式与数据块传送方式类似，不同点在于每传送1 B后，8237A 都对DREQ端进行测试，询问其是否有效。 如检测到DREQ端变为无效电平，则停止DMA传送，但不释放系统总线， 测试过程仍进行。 当检测到DREQ端变为有效电平时，就在原来的基础上继续进行传送。 这种方式的特点是DREQ信号一直有效时，连续传送数据，只有当字节 计数器由 0 减为FFFFH，或外部送来有效的EOP信号才结束DMA传送 过程。
DMAC
I/O
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8.2 8237A内部结构及引脚
问题：8237A内部应该有哪些功能模块？
应该从数据、状态、控制几方面来考虑。
8-2-1 8237A内部结构
8237A内部结构由数据和地址缓冲器组、内部寄
存器、命令控制逻辑、时序与控制逻辑、优先级编
码电路等组成。
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8237A内部结构简图
字数暂存器 16
在这种方式下，DMA控制器获得总线控制权后，可以连续进行多个 字节的传送(最多64K字节)。只有当字节计数器计数由 0 减为 FFFFH，或者收到外部输入的结束命令(从EOP引脚输入一个低电 平信号)时，8237A才释放总线而结束传送。
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问题：数据块传输方式有什么特点？ 一次申请总线，可以传输多个字节(一个数据块，最大 64KB)
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8.4 8237A内部寄存器功能及格式
8237A的内部10个可编程寄存器详列下表。
名 称 位数
16 16 16 16 8 8 8 4 4 8
数量
4 4 4 4 4 1 1 1 1 1
功能
保存在DMA传送期间的地址值，可读写 寄存当前字节数，初始值比实际值少1，可读写 寄存当前地址寄存器的初始值，只能写 保存相应通道当前字（节）数的计数器的初值 寄存相应通道的方式控制字，由编程写入 寄存CPU发送的控制命令 存放8237A各通道的现行状态 寄存各通道的DMA请求信号 用于选择允许或禁止各通道的DMA请求信号 暂存传输数据，仅用于存储器到存储器的传输
可做从模块，故其外部引脚设置也具有一定的特点。如它的 I/O读写线和数据线是双向的，另外，还设置了存储器读/写 线和16位地址输出线。这些都是其他I/O接口芯片所没有的。
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从DB7-0输 出高8位 地址
应答外设的 DMA请求 外设DMA 请求
IOR IOW MEMR MEMW NC READY HLDA ADSTB AEN HQR CS CLK RESET DACK2 DACK3 DREQ3 DREQ2 DREQ1 DREQ0 GND
思考：要使用8237A进行正确的DMA数据传输，必须 对它进行编程控制，如何编程控制它？ 对8237A进行编程控制，就是往它各种内部寄存器写 数据，以此来设定它的工作参数，并启动它开始运作。
通道共用 寄存器 命令寄存器；状态寄存器； 8位 请求寄存器；屏蔽寄存器；暂存寄存器； 字节寄存器 地址寄存器 基字节计数寄存器 当前字节计数寄存器 基地址寄存器 当前地址寄存器 字节和 地址寄 存器为 16位
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问题：请求传送方式有什么特点？ 和数据块传送方式一样，一次申请总线，可以传输多个 字节（最大64KB），不过有其独特特点，每传输一 个字节都要重新检测外设来的DREQ信号，如果信号 无效，暂停传输，直到信号重新有效。
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8.3.4 级联传送方式
在这种方式下可把一片 8237A（主片）和几片 8237A（从片）进行级联， 以便扩充DMA通道。 有什么特点？
存储器低位 地址
DMA过程结束
8237 A A
片内寄存器 寻址/存储 器低位地址 数据/存储器 高位地址
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4. 8237A的外部引脚（分类说明） 1) 请求与响应信号引脚
(1) DREQ(DMA Request，输入)—DREQ0~DREQ3。每个通道 对应一个DREQ信号端，此引脚连接外设的DMA请求信号。 (2) HRQ(Hold Request，输出)—8237A收到外设接口发来DREQ 信号后，如果该通道的DMA请求没有被屏蔽，则DMA控制 器的HRQ端输出有效电平，向CPU发出总线请求。 (3) HLDA(Hold Acknowledge，输入)—DMAC向CPU发总线请 求信号HRQ以后，CPU发回的总线响应信号。8237A收到该 信号后，便获得了总线控制权。 (4) DACK(DMA channel Acknowledge，输出)—DACK0 ~ DACK3。这是DMAC送给I/O接口的回答信号，每个通道对 应一个DACK信号端。DMAC获得CPU送来的总线允许信号 HLDA以后，便产生DACK信号送到相应发出请求的外设接 口。
接 口
外 设
（3）每个通道均有64 KB寻址和计数 能力。(16位地址寻址能力) （4）有4种DMA传送方式，分别为单 字节传送、数据块传送、请求传送 和级联传送方式。 （5）需要更多数据传送通道可把 8237A级联。
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