数字电路第02章习题答案

CHAPTER 2P2.1. a) The solution for the NMOS case is based on Example 2.4: The equation for V T0 is: 02BT FB F OXQ V V C φ=-- Calculate each individual component.1710()1362OX 077200611196310ln 0.026ln 0.44 V 1.4100.440.550.99 V 4 3.510 F/cm1.610 F/cm 310310/0.188 V 1.610610 1.6100.1.610i FpA GC Fp G gate OXB B OX OX OX n kT q NC Q Q C cmC Q C φφφφεε-------⨯==-=-⨯=-=--=-==⨯=⨯⨯=⨯==⨯⨯⨯⨯==⨯TO 06 V V 0.99(0.88)(0.188)0.0600.018 V=------=+ For the PMOS device:1710()77200611196TO 310ln 0.026ln 0.44 V 1.4100.440.550.99 V 310310/0.188 V1.610610 1.6100.06 V 1.610V 0.99(0.88)(0.188)0.0600.138 D Fn i GC Fn G gate B B OX OX OX N kT q n Q Q C cmC Q C φφφφ-----⨯===⨯=-=+=+⨯=⨯==⨯⨯⨯⨯==⨯=---=-Vb) The magnitude of V T0 would be higher. Since the device is PMOS this means that V T0 islowered. Since the only thing that’s been changed is the doping of the gate, only G φ changes. The new V T0 then becomes:00.110.880.1880.6 1.24V T V =----=-c) Since V T0 will be adjusted with implanted charge (Q I ):60.40.0180.382(1.610)(0.382)IOXIOXI Q C Q V C Q V -=-==⨯To calculate the threshold implant level N I :I I I I qN Q Q N q==For the NMOS device from part(a):6122190.610 3.8210/1.610I I Q N ions cm q --⨯=-=-=⨯⨯ (p-type) For the PMOS device from part(a):612219(1.610)(0.40.138)2.6210/1.610I I Q N ions cm q --⨯-=-=-=⨯⨯ (n-type) For the PMOS device from part(b):612219(1.610)(1.240.4)8.410/1.610I I Q N ions cm q --⨯-=-=-=⨯⨯ (p-type)d) The advantage of having the gate doping be n + for NMOS and p + for PMOS could be seen from analysis above. Doping the gates in such a way leads to devices with lower threshold voltages, but enables the implant adjustment with the same kind of impurities that used in the bulk (p-type for NMOS and n-type for PMOS). If we were to use the same kind of doping in gate as in the body (i.e. n + for PMOS and p + for NMOS) that would lead to higher un-implanted threshold voltages. Adjusting them to the required lower threshold voltage would necessitate implantation of the impurities of the opposite type near the oxide-Si interface. This is not desirable. Also, the doping of the poly gate can be carried out at the same time as the source and drain and therefore does not require an extra step.P2.2. First, convert ox t to units of cm:810100cm222210cm 10ox t -=⨯=ÅÅNow, using the mobility equation:()()20 1.8568130/V70cm0.8114102210pep nGS T ox cm V s V V t μμθ--==≈⎛⎫⎛⎫-+ ⎪⎪+ ⎪⎝⎭⎝⎭P2.3. a) For each transistor, derive the region of operation. In our case, for 0V,0.4V GS V =, thetransistor is in the cutoff region and there is no current. For 0.8V,1.2V GS V =, firstcalculate the saturation voltage Dsat V using:()GS T C DSAT GS T C V V E L V V V E L-=-+For our transistors, this would be:Next, we derive the IV characteristics using the linear and saturation current equations,we get the graphs shown below.IV Characteristic of NMOS01020304050607000.20.40.60.811.2Volts (V)C u r r e n t (u A )IV Characteristic of PMOSVolts (V)C u r r e n t (u A )To plot DS I vs. GS V , first identify the region of operation of the transistor. For GS T V V <, the transistor is in the cutoff region, and there is negligible current. For GS T V V > and GS DS V V ≤, the transistor is in the saturation region and saturation current expression should be used. The graphis shown below. Clearly, it is closer to the linear model.Ids vs. Vgs of NMOS010********607000.20.40.60.811.21.4Vgs (V)I d s (V )P2.4. For each transistor, first determine if the transistor is in cutoff by checking to see if V GS isless than or greater than V T . V T may have to be recalculated if the source of the transistor isn’t grounded. If V GS is less than V T , then it is in cutoff, otherwise, it is in either triode or saturation.To determine if it is in the triode saturation region, check to see if V DS is less than or greater than V DSAT . If V DS is less than V DSAT , then it is in triode, otherwise, it is in saturation. a. Cutoff00.200.2V0.4V GS G S T T GS TV V V V V V V =-=-===∴<b. Cutoff01.2 1.20V0.4V GS G S T T GS TV V V V V V V =-=-===∴<c. Linear01.20 1.2V0.4V GS G S T T GS TV V V V V V V =-=-===∴>The transistor is not in the cutoff region.()()()()()()1.20.460.20.48V 1.20.460.20.2V GS T C DSATGS T C DS DS DSATV V E L V V V E L V V V --===-+-+=∴<d. Saturation: In this case, because D G V V > the transistor is in the saturation region. To see this, recognize that in a long-channel transistor if D G V V >, the transistor is in saturation. Since the saturation drain voltage Dsat V is smaller in a velocity-saturated transistor than in a long-channel transistor, if the long-channel saturation region equation produces a saturated transistor, than the velocity-saturated saturation region equation will also.P2.5. In both cases, the first step it to calculate the maximum value of X V given G V . If thevoltage at the drain is higher than this maximum value, then ,max X X V V =, otherwise,X D V V =. The maximum value of X V is G T V V - but 0T T V V ≠ because of body effect andwe consider its effect.(),max 0001.20.40.988X G T G T G T G T V V V V V V V V V γγγγ=-=-+=--=--+=--=-There are two ways to calculate this, either through iteration or through substitution. Iteration:For the iteration method, we need a starting value for V X,max . A good starting value would be 0 1.20.40.8V G T V V -=-=. We plug this value on the RHS of the equation, calculate a new V X,max and repeat until we reach a satisfactory converged value.Old Vx,max New Vx,max 0.800 0.728 0.728 0.734 0.734 0.734In this, only three iterations are needed to reach 0.734V. Substitution:The term makes things a bit tricky, we get around this by making the following substitution:2,max 2,max 0.880.88X X x V V x =+∴=-Therefore:,max 220.9880.880.98800.2 1.87X V x x x =--=-=+-2,max 1.27, 1.470.880.733,1.28X x V x ===-=-= We use the first value since second value is above V DD . a. Since ,max D X V V >, ,max 0.733V X X V V ==. b. Since ,max D X V V <, ,max 0.6V X X V V ==. P2.6.a. Initially, when 0V in V =, the transistor is in the cutoff region and 0V X V =. Thisvalue is constant until V in exceeds V t 0. From then, X in T V V V =- and body effect must be taken into account. This trend continues until 0.7V X D V V ==, and the value of V inat that point must be calculated. From then on, 0.7V X D V V ==. To plot V X in the second region, we first derive an expression for V X vs. V in.(),max 0000.40.212X G T G T in T in T in in V V V V V V V V V V V γγγγ=-=-+=---=--=--=--Substituting:2,max2,max 0.880.88X X x V V x =+∴=-Therefore:,max 220.2120.880.21200.20.66X in in in V V x V x x V =---=--=+--220.880.88XxV x====-=-⎝⎭Since this is a quadratic function, there will be two graphs of V X. Only one of thesegraphs intersects with V X in the first region. In this case, plug 0.4inV= and see which one gives 0V. In our case, it would be the ‘+’ version of the quadratic.To see where region 3 begins, we simply isolate V in:()()()22220.880.2 2.710.2 2.71440.2 2.711.16V4XinVV=-⎝⎭-+-==+-==The final graph is shown in Figure 错误！未找到引用源。

第二章逻辑门电路第一节重点与难点一、重点:1．TTL与非门外特性（1）电压传输特性及输入噪声容限：由电压传输特性曲线可以得出与非门的输出信号随输入信号的变化情况,同时还可以得出反映与非门抗干扰能力的参数U on、U off、U NH和U NL。

开门电平U ON是保证输出电平为最高低电平时输入高电平的最小值。

关门电平U OFF是保证输出电平为最小高电平时,所允许的输入低电平的最大值。

（2）输入特性:描述与非门对信号源的负载效应。

根据输入端电平的高低，与非门呈现出不同的负载效应，当输入端为低电平U IL时,与非门对信号源是灌电流负载，输入低电平电流I IL通常为1~1.4mA.当输入端为高电平U IH时，与非门对信号源呈现拉电流负载，输入高电平电流I IH通常小于50μA。

（3）输入负载特性:实际应用中，往往遇到在与非门输入端与地或信号源之间接入电阻的情况,电阻的取值不同,将影响相应输入端的电平取值。

当R≤关门电阻R OFF时,相应的输入端相当于输入低电平；当R≥ 开门电阻R ON时，相应的输入端相当于输入高电平。

2．其它类型的TTL门电路（1)集电极开路与非门（OC门）多个TTL与非门输出端不能直接并联使用,实现线与功能.而集电极开路与非门（OC门）输出端可以直接相连,实现线与的功能，它与普通的TTL与非门的差别在于用外接电阻代替复合管.(2）三态门TSL三态门即保持推拉式输出级的优点，又能实现线与功能。

它的输出除了具有一般与非门的两种状态外，还具有高输出阻抗的第三个状态，称为高阻态，又称禁止态.处于何种状态由使能端控制.3．CMOS逻辑门电路CMOS反相器和CMOS传输门是CMOS逻辑门电路的最基本单元电路，由此可以构成各种CMOS逻辑电路。

当CMOS反相器处于稳态时，无论输出高电平还是低电平，两管中总有一管导通，一管截止，电源仅向反相器提供nA级电流，功耗非常小。

CMOS器件门限电平U TH近似等于1/2U DD，可获得最大限度的输入端噪声容限U NH和U NL=1/2U DD。

数字电子技术第二章（逻辑门电路）作业及答案第二章（逻辑门电路）作业及答案1．逻辑门电路如下图所示：（1）电路均为ＴＴＬ电路，试写出各个输出信号的表达式。

（2）电路若改为ＣＭＯＳ电路，试写出各个输出信号的表达式。

答案:（1）,,,（2）,,,2、已知TTL反相器的电压参数为V IL(max)=0.8V，V OH(min)=3V，V TH=1.4V，V IH(min)=1.8V，V OL(max)=03V，V CC=5V，试计算其高电平噪声容限V NH和低电平噪声容限V NL。

答案:V NL= V IL(max) - V OL(max)=0.5V，V NH= V OH(min) - V IH(min) =1.2V。

3、试写出图2-1、图2-2所示逻辑电路的逻辑函数表达式。

解：（1）（2）4、试分析图2-3所示MOS电路的逻辑功能，写出Y端的逻辑函数式，并画出逻辑图。

5、试简要回答下列问题。

（1）有源（图腾柱）输出与集电极开路（OC）输出之间有什么区别？解：OC门输出端只能输出低电平和开路状态，其输出级需要上拉电阻才能输出高电平，且上拉电源可以与芯片电源不同，因此常用于不同电源电压芯片之间实现信号电平变换，OC门输出端可以并联实现线与；有源输出可以输出低电平与高电平，两个有源输出端连接在一起时，若是一个输出端输出高电平，另外一个输出端输出低电平时，可引起较大电流损坏输出级。

（2）TTL逻辑电路输入端悬空时，可视为输入高电平信号处理，而CMOS逻辑电路输入端则不允许悬空使用，试说明其原因。

解：因为CMOS电路的输入端具有非常高的输入阻抗，容易受到干扰，一旦受到干扰后，会使输出电平发生转换，产生功耗，因此输入端不能悬空，应该连接确定的逻辑电平。

6.请查阅74LS00芯片手册（常规温度范围的），回答如下问题：（1）电源电压范围；（2）输出高电平电压范围；（3）输出低电平电压范围；（4）输入高电平电压范围；（5）输入低电平电压范围；（6）该芯片的电源电流；（7）典型传播延迟时间；（8）扇出系数。

1．1 数字电路与数字信号第一章 数字逻辑习题1.1.2 图形代表的二进制数MSBLSB 0 1 211 12（ms ）解：因为图题所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms 频率为周期的倒数，f=1/T=1/=100HZ占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms*100%=10% 数制1.2.2 将下列十进制数转换为二进制数，八进制数和十六进制数（要求转换误差不大于 2 （2）127 （4）解：（2）（127）D=27-1=（）B-1=（1111111）B =（177）O=（7F ）H （4）（）D=B=O=H 二进制代码1.4.1 将下列十进制数转换为 8421BCD 码： （1）43 （3） 解：（43）D=（01000011）BCD1.4.3 试用十六进制写书下列字符繁荣 ASC Ⅱ码的表示：P28 （1）+ （2）@ （3）yo u (4)43解：首先查出每个字符所对应的二进制表示的 ASC Ⅱ码，然后将二进制码转换为十六进制 数表示。

（1）“+”的 ASC Ⅱ码为 0101011，则（00101011）B=（2B ）H （2）@的 ASC Ⅱ码为 1000000,(01000000)B=(40)H(3)you 的 ASC Ⅱ码为本 1111001,1101111,1110101,对应的十六进制数分别为79,6F,75 (4)43 的 ASC Ⅱ码为 0110100,0110011,对应的十六紧张数分别为 34,33 逻辑函数及其表示方法解: (a)为与非， (b)为同或非，即异或第二章逻辑代数习题解答2.1.1 用真值表证明下列恒等式(3) A⊕B AB AB（A⊕B）=AB+AB解：真值表如下A B A⊕BAB AB A⊕BAB+AB0 0 1 11111111111A (1BC ) ACDCDEA ACDCDEACD CDEACD E2.1.4 用代数法化简下列各式(3) ABC B C)A⋅B A⋅B(A B)(A B)1BAB ABABBABAB(9) ABC DABD BC D ABCBD BC解： ABC DABDBC DABCBD BCB ( ACD )L D ( AC)2(3)(L AB)(C D)2.2.2 已知函数 L（A，B，C，D）的卡诺图如图所示，试写出函数 L 的最简与或表达式解：L( A, B, C, D) BC D BCD B C D ABD2.2.3 用卡诺图化简下列个式（1）ABCD ABCD AB AD ABC3解：ABCD ABCD AB AD ABCABCD ABCD AB CC DDAD B B CCABC D D)()()()()(ABCD ABCD ABC D ABCD ABC D ABC D ABC D（6）L( A, B, C, D ) ∑m解：(0, 2, 4, 6,9,13)∑d(1, 3, 5, 7,11,15)L AD（7）L( A, B, C , D )∑m 解: (0,13,14,15)∑d(1, 2, 3, 9,10,11)L AD AC AB42.2.4 已知逻辑函数L AB BC C A，试用真值表,卡诺图和逻辑图（限用非门和与非门）表示解:1>由逻辑函数写出真值表A11112>由真值表画出卡诺图B1111C1111L1111113>由卡诺图,得逻辑表达式L AB BC AC 用摩根定理将与或化为与非表达式L AB BC AC AB⋅B C⋅AC4>由已知函数的与非-与非表达式画出逻辑图5第三章习题MOS逻辑门电路3.1.1 根据表题所列的三种逻辑门电路的技术参数，试选择一种最合适工作在高噪声环境下的门电路。

第二章逻辑门电路第一节重点与难点一、重点：1．TTL与非门外特性（1）电压传输特性及输入噪声容限：由电压传输特性曲线可以得出与非门的输出信号随输入信号的变化情况，同时还可以得出反映与非门抗干扰能力的参数U on、U off、U NH和U NL。

开门电平U ON是保证输出电平为最高低电平时输入高电平的最小值。

关门电平U OFF 是保证输出电平为最小高电平时，所允许的输入低电平的最大值。

（2）输入特性：描述与非门对信号源的负载效应。

根据输入端电平的高低，与非门呈现出不同的负载效应，当输入端为低电平U IL时，与非门对信号源是灌电流负载，输入低电平电流I IL通常为1～1.4mA。

当输入端为高电平U IH时，与非门对信号源呈现拉电流负载，输入高电平电流I IH通常小于50μA。

（3）输入负载特性：实际应用中，往往遇到在与非门输入端与地或信号源之间接入电阻的情况，电阻的取值不同，将影响相应输入端的电平取值。

当R≤关门电阻R OFF时，相应的输入端相当于输入低电平；当R≥ 开门电阻R ON时，相应的输入端相当于输入高电平。

2．其它类型的TTL门电路（1）集电极开路与非门（OC门）多个TTL与非门输出端不能直接并联使用，实现线与功能。

而集电极开路与非门（OC 门）输出端可以直接相连，实现线与的功能，它与普通的TTL与非门的差别在于用外接电阻代替复合管。

（2）三态门TSL三态门即保持推拉式输出级的优点，又能实现线与功能。

它的输出除了具有一般与非门的两种状态外，还具有高输出阻抗的第三个状态，称为高阻态，又称禁止态。

处于何种状态由使能端控制。

3．CMOS逻辑门电路CMOS反相器和CMOS传输门是CMOS逻辑门电路的最基本单元电路，由此可以构成各种CMOS逻辑电路。

当CMOS反相器处于稳态时，无论输出高电平还是低电平，两管中总有一管导通，一管截止，电源仅向反相器提供nA级电流，功耗非常小。

CMOS器件门限电平U TH近似等于1/2U DD，可获得最大限度的输入端噪声容限U NH和U NL=1/2U DD。

思考题：题2.1.1 答：肖特基二极管（SBD）、分流。

题2.1.2 答：基区、滞后。

题2.1.3 答：（A)、（B) 。

题2.1.4 答：对。

题2.2.1 答：A、B。

题2.2.2 答：C、D。

题2.2.3 答：4ns。

题2.2.4 答：（A）、（C）、。

题2.2.5 答：降低、降低。

题2.2.6 答：0、1和三态题2.2.7 答：若一个输出高电平，另一个输出低电平时，会在T4和T5间产生一个大电流，烧毁管子。

OC门“线与”在输出接一电阻和一5-30V电源电压。

题2.2.8 答：能、分时。

题2.2.9 答：1. 为了缩短传输延迟时间，电路中使用肖特基管和有源泄放电路，另外，还将输入级的多发射极管改用SBD代替，由于SBD没有电荷存储效应，因此有利于提高电路的工作速度。

电路中还接入了D3和D4两个SBD，当电路的输出端由高电平变为低电平时，D4经T2的集电极和T5的基极提供了一条通路，一是为了加快负载电容的放电速度，二是为了加速T5的导通过程。

另外，D3经T2的集电极为T4的基极提供了一条放电通路，加快了T4的截止过程。

2. 为降低功耗，提高了电路中各电阻的阻值，将电阻R5原来接地的一端改接到输出端，以减小T3导通时电阻R5上的功耗。

题2.3.1 答：A。

题2.3.2 答：A。

题2.3.3 答：A。

题2.3.4 答：导通。

题2.3.5 答：B、C。

思考题：题2.4.1 答：（A）分流。

题2.4.2 答：(B) 内部电阻和容性负载。

题2.4.3 答：(B) 3.3V；（C）5V；(D) 30V。

题2.4.4 答：CMOS反相器和CMOS传输门。

题2.4.5 答：加入缓冲器保证输出电压不抬高或者降低，正逻辑变负逻辑或者相反，与非变成或非，或者或非变为与非。

题2.4.6 答：（C）低、高。

题2.4.7答：（A) OD门；(B) OC门；（C）三态门。

16题2.4.8 答：（A)驱动大负载；(B)电平移位。