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《数字电路与逻辑设计》第二章答案

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(完整版)数字电路与逻辑设计课后习题答案蔡良伟(第三版)

(完整版)数字电路与逻辑设计课后习题答案蔡良伟(第三版)
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3-6
3-7
3-8
3-9
3-10
求减数的补码，然后与被减数相加即可。电路图如下：
3-11
3-12
（1）
（2）
（3）
（4）
（5）
（6）
（7）
（8）
3-13
(1)真值表：
（2）电路图
3-14
3-15
第四章习题
4-1
4-2
4-3
4-4
4-5
4-6
4-7
4-8
4-9
4-10
RSDRSJK RST
4-11
(1)转换真值表
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××××
××××
××××
××××
××××
1×0×1×0×
0×0×0××1
0×0××1 1×
0×0××0×1
0××1 1×1×

人邮社数字电路逻辑设计习题答案

人邮社数字电路逻辑设计习题答案

习题参考解答第1章基本知识1．什么是数字信号？什么是模拟信号？（注：所有蓝色标题最后均去掉！）答案：数字信号：指信号的变化在时间上和数值上都是断续的，或者说是离散的，这类信号有时又称为离散信号。

例如，在数字系统中的脉冲信号、开关状态等。

模拟信号：指在时间上和数值上均作连续变化的信号。

例如，温度、交流电压等信号。

2．数字系统中为什么要采用二进制？答案：二进制具有运算简单、物理实现容易、存储和传送方便、可靠等优点。

3．机器数中引入反码和补码的主要目的是什么？答案：将减法运算转化为加法运算，统一加、减运算，使运算更方便。

4．BCD码与二进制数的区别是什么?答案：二进制数是一种具有独立进位制的数，而BCD码是用二进制编码表示的十进制数。

5．采用余3码进行加法运算时，应如何对运算结果进行修正？为什么？答案：两个余3码表示的十进制数相加时，对运算结果修正的方法是：如果有进位，则结果加3；如果无进位，则结果减3。

为了解决四位二进制运算高位产生的进位与一位十进制运算产生的进位之间的差值。

6．奇偶检验码有哪些优点和不足？答案：奇偶检验码的优点是编码简单，相应的编码电路和检测电路也简单。

缺点是只有检错能力，没有纠错能力，其次只能发现单错，不能发现双错。

7．按二进制运算法则计算下列各式。

答案：（1）110001 （2）110.11 （3）10000111 （4）1018．将下列二进制数转换成十进制数、八进制数和十六进制数。

答案：（1）（117）10 ，（165）8 ，（75）16（2）（0.8281）10 ，（0.65）8 ，（0.D4）16（3）（23.25）10 ，（27.2）8 ，（17. 4）169．将下列十进制数转换成二进制数、八进制数和十六进制数（精确到二进制小数点后4位）。

答案：（1）（1000001）2 ，（101）8 ，（41）16（2）（0.0100）2 ，（0.20）8 ，（0.40）16（3）（100001.0101）2 ，（41.24）8 ，（21.50）1610．写出下列各数的原码、反码和补码。

大学_数字电路与逻辑设计(邹红著)课后习题答案下载

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数字电路与逻辑设计（邹红著）课后习题答案下载
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本书内容精练、实例丰富，应用性强，并附有习题解答，便于教学和自学。本书可作为高等学校通信、信息、光电、计算机、自动化、电子、电力系统及自动化等电类专业和机电一体化、生物技术等非电类专业的本科和专科学生电子技术基础课程的教材。也可以供从事电子技术、计算机应?与开发的科研人员和工程技术人员学习参考，还适于初学者自学使用。
1.3.1晶体管的开关特性
1.3.2基本逻辑门电路
1.3.3 TTL集成门电路
1.3.4 CMOS逻辑电路
1.4逻辑函数的代数化简法
1.4.1基本公式和定律
1.4.2基本运算规则
1.4.3逻辑函数代数法化简
1.5逻辑函数的卡诺图化简法
1.5.1最小项的定义及其性质
1.5.2卡诺图
1.5.3逻辑函数的卡诺图表示
3.2.2工作原理
3.2.3 ?辑功能描述
3.2.4集成D触发器74LS74
3.3 JK触发器
3.3.1逻辑电路与逻辑符号
3.3.2逻辑功能描述
3.3.3集成JK触发器
3.4 T触发器
3.4.1逻辑电路与逻辑符号
3.4.2逻辑功能描述
3.5触发器的电气特性
__小结
习题
第4章时序逻辑电路
第5章Verilog HDL
数字电路与逻辑设计（邹红著）：内容简介
第1章数字逻辑基础
1.1数制和代码
1进制
1.1.3不同进制数之间的`转换
1.1.4二进制符号数的表示法
1.1.5二进制代码
1.2逻辑运算
1.2.1基本逻辑运算
1.2.2复合逻辑运算

数字逻辑第二章课后答案

数字逻辑第二章课后答案

2-1
2-2
均可以作为反相器使用。

与非门：
或非门：
异或门：
2-3 1
Y V
CMOS 与非门的一个输入端通过电阻接地，相当于该输入端输入低电平，输出Y1是高电平。

2Y V
CMOS 或非门的一个输入端通过电阻接高电平与直接接高电平是一样的，输出Y2是低电平。

V 3
Y V 低电平有效的三态门的使能端EN 接高电平，则Y3为高阻态。

4
Y V
与或非门的一个与门输入全为高电平，则输出Y4是低电平。

2-4
E D C B A Y ⋅⋅⋅⋅=1 E D C B A Y ++++=2
))((3F E D C B A Y ++++=
F E D C B A Y ⋅⋅+⋅⋅=4 2-5
当1=EN ，T1`和T2截止，Y=Z （高阻）。

当0=EN ，T1`导通，A A Y ==。

2-7
（1）忽略所有门电路的传输延迟时间，除去开始的一小段时间，与非门的两个输入端总有一个是低电平，输出一直为高电平。

（2）考虑每个门都有传输延迟时间。

假设1级门的传输延迟时间为tpd ，则与非门的两个输入端的输入信号变化实际上并不是同时的。

信号A 经过两级门的传输延迟，比信号B 要晚2tpd 时间到达与非门的输入端。

因此，将出现,在短暂时间里，两个输入端的输入信号都是高电平的情况，输出电压波形出现毛刺。

数字电路与逻辑设计(曹国清)答案

数字电路与逻辑设计(曹国清)答案

数字电路与逻辑设计（曹国清）答案第一章数字逻辑习题1．1数字电路与数字信号1.1.2 图形代表的二进制数0101101001．1．4一周期性数字波形如图题所示，试计算：（1）周期；（2）频率；（3）占空比例MSBLSB0 1 2 11 12 （ms）解：因为图题所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms 频率为周期的倒数，f=1/T=1/0.01s=100HZ占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms*100%=10%1.2数制1.2.2将下列十进制数转换为二进制数，八进制数和十六进制数（要求转换误差不大于 42. （2）127 （4）2.718解：（2）（127）D=-1=（10000000）B-1=（1111111）B=（177）O=（7F）H 72 （4）（2.718）D=(10.1011)B=(2.54)O=(2.B)H1.4二进制代码1.4.1将下列十进制数转换为8421BCD码：（1）43 （3）254.25解：（43）D=（01000011）BCD1.4.3试用十六进制写书下列字符繁荣ASCⅡ码的表示：P28（1）+ （2）@ （3）you (4)43解：首先查出每个字符所对应的二进制表示的ASCⅡ码，然后将二进制码转换为十六进制数表示。

（1）“+”的ASCⅡ码为0101011，则（00101011）B=（2B）H（2）@的ASCⅡ码为1000000,(01000000)B=(40)H(3)you的ASCⅡ码为本1111001,1101111,1110101,对应的十六进制数分别为79,6F,75(4)43的ASCⅡ码为0110100,0110011,对应的十六紧张数分别为34,331.6逻辑函数及其表示方法1.6.1在图题1. 6.1中，已知输入信号A，B`的波形，画出各门电路输出L的波形。

解: (a)为与非， (b)为同或非，即异或第二章逻辑代数习题解答2.1.1 用真值表证明下列恒等式(3)ABABAB⊕=+（A⊕B）=AB+AB解：真值表如下ABAB⊕ABABAB⊕AB+AB0 1 0 1 1 0 1 1 0 0 0 0 1 0 1 0 0 0 0 1 1 0 0 1 1 1由最右边2栏可知，与AB+AB的真值表完全相同。

《数字电路-分析与设计》第二章习题及解答 北京理工大学出版社

《数字电路-分析与设计》第二章习题及解答 北京理工大学出版社
右边= A(BC+BC)+A(BC+BC)= ABC+ABC+ A(B+C)(B+C) =ABC+ABC+ABC+ABC=左边
5. A ⊕ B = A ⊕ B = A ⊕ B ⊕1
证明： 左边=AB+AB 中间= AB+AB=(A+B)(A+B)=AB+AB=左边 右边= (AB+AB)1+(AB+AB)1= AB+AB=中间 或者：根据 1⊕A=A，右边=中间
F1=(A+B)(B+C)(C+A)=ABC+ABC F2=(A+B)(B+C)(C+A)=ABC+ABC=F1 所以 F1=F2
习题
2． F1 = ABC + A B C ， F2 = AB + BC + CA
由 1.知：F1=F2
3． F1 = C D + A B + BC ， F2 = ABC + AB D + BC D
= AB + AC + BC
F = ( A + B) ⋅ ( A + C) ⋅ (B + C) = ( A + AB + AC + BC) ⋅ (B + C) = AB + ABC + BC + AC + ABC + AC + BC = AB + AC + BC
2-12 证明下列等式。
1. A ⊕ 0 = A
9. A( A + B ) = A
证明：左边=A+AB=A=右边，得证。 用真值表法略。 2-10 用逻辑代数演算证明下列等式。

智慧树知到《数字电路与逻辑设计》章节测试答案

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智慧树知到《数字电路与逻辑设计》章节测试答案智慧树是全球大型的学分课程运营服务平台,在线教育平台拥有海量大学高品质课程,网络教育在线完美支持跨校授课,学分认证,名师名课名校,在线互动教育学堂,以下是本站WTT为大家带来的关于智慧树知到《数字电路与逻辑设计》章节测试答案，以供大家参考!智慧树知到《数字电路与逻辑设计》章节测试答案第一章1、单选题：表示一个三位十进制数至少需要( )位二进制数。

选项：A:10B:9C:11D:8答案: 【10】2、单选题：十进制数127.25对应二进制数为( )。

选项：A:1100011.11B:111110.01C:1000000010D:1111111.01答案: 【1111111.01】3、单选题：十进制数28.43的余3BCD码是( )选项：A:01111.10011000B:01.01110C:00111000.01000011D:01100.10000111答案: 【01.01110】4、单选题：数字信号是在数值上和时间上都是不连续的,( )是数字信号的典型代表选项：A:矩形波B:尖峰波C:三角波D:正弦波答案: 【矩形波】5、单选题：在数字电路和计算机中,只用( )种符号来表示信息选项：A:3B:2C:4D:1答案: 【2】6、单选题：将二进制、八进制和十六进制数转换为十进制数的共同规则是( )。

选项：A:除以10看余数B:按权展开C:乘以十看向高位的进位答案: 【按权展开】7、单选题：以下关于格雷码的特点描述正确的是 ( )选项：A:相邻2个代码之间有2位不同B:相邻2个代码之间只有1位不同C:相邻2个代码之间有3位不同D:相邻2个代码之间有4位不同答案: 【相邻2个代码之间只有1位不同】8、单选题：负零的补码表示为( )选项：A:0 11 (11)B:1 00 (00)C:0 00 (00)D:1 11 (11)答案: 【0 00...00】9、判断题：判断两个符号相同的二进制数相加会产生溢出的依据是符号位是否发生变化。

数字逻辑课后答案第二章

数字逻辑课后答案第二章

数字逻辑课后答案第⼆章第⼆章组合逻辑1. 分析图中所⽰的逻辑电路，写出表达式并进⾏化简2. 分析下图所⽰逻辑电路，其中S3、S2、S1、S0为控制输⼊端，列出真值表，说明 F 与 A 、B 的关系。

F1=F2=F=F 1F 2=BF = AB + B = ABA F = AB BABC CABC = AB + AC + BC + BC = AB + BC + BC1SB BS A ++32S B A ABS +1S B BS A ++3. 分析下图所⽰逻辑电路，列出真值表，说明其逻辑功能。

解： F1==真值表如下：当B ≠C 时， F1=A 当B=C=1时， F1=A 当B=C=0时， F1=0裁判判决电路，A 为主裁判，在A 同意的前提下，只要有⼀位副裁判（B ，C ）同意，成绩就有效。

F2=真值表如下：CB BC A C AB C B A +++ABCC B A ABC C B A C B A +⊕=++)(A B C F 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100000111AC BC AB C A C B B A ++=++当A 、B 、C 三个变量中有两个及两个以上同时为“1”时，F2 = 1 。

4.图所⽰为数据总线上的⼀种判零电路，写出F 的逻辑表达式，说明该电路的逻辑功能。

解：F=只有当变量A0~A15全为0时，F = 1；否则，F = 0。

因此，电路的功能是判断变量是否全部为逻辑“0”。

5. 分析下图所⽰逻辑电路，列出真值表，说明其逻辑功能解：因此，这是⼀个四选⼀的选择器。

6. 下图所⽰为两种⼗进制数代码转换器，输⼊为余三码，输出为什么代码？解：A B C F 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1000011111514131211109876543210A A A A A A A A A A A A A A A A +++301201101001X A A X A A X A A X A A F +++=这是⼀个余三码⾄8421 BCD 码转换的电路7. 下图是⼀个受 M 控制的4位⼆进制码和格雷码的相互转换电路。

数字电路与逻辑设计习题及参考答案

数字电路与逻辑设计习题及参考答案

数字电路与逻辑设计习题及参考答案数字电路与逻辑设计习题及参考答案- 2 -⼀、选择题1. 以下表达式中符合逻辑运算法则的是 D 。

A.C ·C=C 2B.1+1=10C.0<1D.A+1=12. ⼀位⼗六进制数可以⽤ C 位⼆进制数来表⽰。

A. １B. ２C. ４D. 163. 当逻辑函数有n 个变量时，共有 D 个变量取值组合？A. nB. 2nC. n 2D. 2n4. 逻辑函数的表⽰⽅法中具有唯⼀性的是 A 。

A .真值表 B.表达式 C.逻辑图 D.状态图5. 在⼀个8位的存储单元中，能够存储的最⼤⽆符号整数是 D 。

A.（256）10B.（127）10C.（128）10D.（255）106.逻辑函数F=B A A ⊕⊕)( = A 。

A.BB.AC.B A ⊕D. B A ⊕7．求⼀个逻辑函数F 的对偶式，不可将F 中的 B 。

A .“·”换成“+”，“+”换成“·” B.原变量换成反变量，反变量换成原变量 C.变量不变D.常数中“0”换成“1”，“1”换成“0” 8．A+BC= C 。

B B.A+C C.（A+B）（A+C） D.B+C9．在何种输⼊情况下，“与⾮”运算的结果是逻辑0。

DA．全部输⼊是0 B.任⼀输⼊是0 C.仅⼀输⼊是0 D.全部输⼊是110．在何种输⼊情况下，“或⾮”运算的结果是逻辑1。

AA．全部输⼊是0 B.全部输⼊是1 C.任⼀输⼊为0，其他输⼊为1 D.任⼀输⼊为1 11．⼗进制数25⽤8421BCD码表⽰为 B 。

A.10 101B.0010 0101C.100101D.1010112．不与⼗进制数（53.5）10等值的数或代码为C 。

A.(0101 0011.0101)8421BCDB.(35.8)16C.(110101.11)2D.(65.4)813．以下参数不是矩形脉冲信号的参数D 。

A.周期B.占空⽐C.脉宽D.扫描期14．与⼋进制数(47.3)8等值的数为： B A. (100111.0101)2 B.(27.6)16 C.(27.3 )16D. (100111.101)215. 常⽤的BCD码有 D 。

数电 第二章习题答案

数电 第二章习题答案

第二章2.1解:Vv v V V v T I m A I m A V v T V v a o B o B BS B o B 10T 3.0~0(2.017.0230103.0207.101.57.05I V 5v 1021.5201.510V 0v )(i i ≈≈∴<=⨯≈=-≈∴-=⨯+-=截止，负值，悬空时，都行）饱和－＝时，＝当截止时，＝当都行）＝饱和，，－＝悬空时，都行）饱和。

－＝时，＝当＝截止为负值时，＝当V V v I m A I m A V V v T I m A I m A Vv T v b o B BS B o B BS B o B 3.0~0(2.0T 05.008.0187.87.47.05I 3.0~0(2.005.0250542.0187.87547.05I V 5v 5V 0v )(i i ∴<==-≈∴<=⨯≈=-∴2.3解：s 闭合时，输入低电平，此时ΩΩ=='≤≤'⨯=20020024.054.04.05222的最大允许值为R mA V I R V I R V IL IL ILs 断开时，输入为高电平，此时212121R K 10101.015445)(－最大允许值为R K mAV I V V R R VI R R V V IH cc IH cc IH ∴Ω==-≤+≥⨯+-=2.4解：2002.04.0I (max)I N 204.08I (max)I N OH OL ====IH M IL M G G ＝系数输出为高电平时，扇出＝系数输出为低电平时，扇出所以，N ＝202.5解：为输入端的个数）分母中的＝系数输出为高电平时，扇出＝系数输出为低电平时，扇出2(504.024.02I (max)I N 106.116I (max)I N OH OL =⨯===IH M IL M G G 所以，N ＝52.6解：由于TTL 型或非门输入结构不同，每个输入端都有一个三极管个相同的或非门最多能驱动＝＝高低5504.024.02I (max)I N 56.12162I (max)I N OH OL ∴=⨯==⨯=IH IL2.7解：根据公式：KR K K I m I V V R K mI nI V V R L IL LM OL cc L IH OH OH cc L 568.068.04.0384.05502.031.032.35(min)(max)<<∴≈⨯--='--==⨯+⨯-=+-=2.8解：K R I R R V V R V V V LM BE OL cc IH I 1.11.00I T 1321B ≥⇒≤+---=同时要满足＝必须满足截止条件：时，当 K R K KR I I I R I V V R V V I I I I I m A R m A R V V BS BE OH OH cc OH B c cc I 46.41.146.443.087.0I 1I ,I I T V 0113222113133BS BS B ≤≤∴≤⇒⎪⎪⎪⎭⎪⎪⎪⎬⎫+=+=---==+=≈≥=＝＝，必须满足饱和条件：时，当β2.9解：KR K mA I I mA I R V I I I mA I mAI B c BS L c cc L R c L LM c 1.333.008.083.074.1516)1(≤≤==⇒=+-=+=⇒=⨯==可解得：同上题解法：β(2)把OC 门换成TTL 门时，若门输出为低电平时两者相同，无影响；但输出高电平时两者截然不同，OC 门向内流进（漏电流），而TTL 的电流是向外流出，I B ＝I RB ＋I OH ，I OH 为TTL 输出高电平时的输出电流。

《数字电路与逻辑设计》第二章答案

《数字电路与逻辑设计》第二章答案

选 RL=1K 2-6 已知题图 2-6 中各个门电路都是 74H 系列 TTL 电路，试写出各门电路的 输出状态（0，1 或 Z）
Vcc ViH NO_ INPUT
&
Y1
ViL
≥1ViH Y2& NhomakorabeaY3
0
≥1
Vcc ViL EN=1
1
10K
0
ViL
Y4
& Y5
Vcc
1K
=
Y6
100
1
1
0
题图 2-6 2-7 已知 TTL 三态门电路及控制信号 C1 ，C2 的波形如题图 2-7 所示，试分析 此电路能否正常工作。
vI2= vI1 =0.14V
（5）vI1 经 10K 电阻接地 2-3
vI2=1.4V
已知 TTL 门的参数是 VOH=3.5V, VOL=0.1V, VIHmin=2.4V, VILmax =0.3V,IIH=20
μA,IIS=1.0mA, IOH=360μA,IOL=8mA,求题图 2-3 中 R 的取值范围.
A B
100Ω ≥1
A F1 B
& F2
10K
(a) 题图 2-10
(b)
2-11 CMOS 门电路如题图 2-11 所示，试写出各门的输出电平。
题图 2-11 答案：（a）VDD 2-12 （b ）0 （c）0
CMOS 与或非门不使用的输入端应如何连接？
答案：当在一起的两个输入端都不使用时，它们同时接地； 当在一起的两个输入端只有一个不使用时，它通过电阻接电源。
cmos的或非门电路可以得到当或非门的个输入端并接到高电平时三个并接的nmos管导通而三个串接的pmos管都截止所以其输入高电平总电流为3iih05167ohihcmos的与非门电路可以得到当与非门的个输入端并接到高电平时三个串接的nmos管都截止所以其输入高电平总电流为3iih05167ohihcmos的或非门电路可以得到当或非门的个输入端并接到低电平时三个并接的nmos管都截止而三个串接的pmos管导通所以其输入低电平总电流为3iil05167ohihcmos的与非门电路可以得到当与非门的个输入端并接到低电平时三个串接的nmos管都截止而三个并接的pmos管导通所以其输入低电平总电流为3iil05167olil总结以上结果对电路a能够驱动167个三输入端或非门对电路b能够驱动167个三输入端与非门

数字电路_第二章答案

数字电路_第二章答案

（A）
（B）
图 T2.19
（C）
（D）
［ T2.20 ］ 设图 T2.20 所示 电路 均 为 LSTTL 门电路，能 实现 F = A 功能的电路
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2 集成门电路习题解答
3
是
。
EN
（A）
（B）
图 T2.20
8
解：电路为 OC 输出的同或门 ［P2.6］ 图 P3.6 中 G1、G2、G3 为 LSTTL 门电路，G4、G5、G6 为 CMOS 门电路。 试指出各门的输出状态（高电平、低电平、高阻态？） 。
G1 5V & 20Ω Y1 5V 0.3V 3.6V G2 & EN Y2 5V G3 & 10kΩ Y3
PDF 文件使用 "pdfFactory Pro" 试用版本创建
2 集成门电路习题解答
10
图 P2.9
解： F1 = A + B
F2 = A + BC
F3 = AB CD
F4 = AB EN + CD EN
［P2.1功能？如能的在括号内写 “Y” ，错的写“N” 。
+ 5V
0.2kΩ
RC
G1
A B
≥1
VD
RB
10kΩ
T2
＆
G2
C D
图 P2.8
解： （1）要使发光二极管 VD 发光必须使 T 管饱和导通，要使 T 管饱和导通，必须使 G1 输出高电平，G2 输出低电平，即 A=B=0，C=D=1，因此，当且仅当 ABCD=0011 时，VD 才可能发光。 （2）为使三极管导通时进入饱和状态，三极管β的选择必须满足 IB≥IBS，式中

数字电路逻辑设计课后习题答案(王毓银+第三版+无水印)汇编

数字电路逻辑设计课后习题答案(王毓银+第三版+无水印)汇编
（3）设 3 个温度探测器的输出信号分别为 a ，b ，c，当温度大于 60℃时为 1，温度小于 等于 60℃时为 0.设总控制器输出为 Z，a ，b ， c 与 Z 到关系列表 2.5.1 中。Z 的逻辑表 达式为
Z＝ ab + abc + abc + abc
（a + b + c）（a + b + c）（a + b + c）（a + b + c）（和之积）
0
×2
1.36
1
×2
0. 72
0
×2
1. 44
1
（12.34）10 ＝（1100.0101）2
（4）0.904
解
0.904×2＝1.808
1
0.808×2＝1.616
1
0.616×2＝1.232
1
（0.904）10 ＝（0.111）2
（5） 105.375 解 整数部分
105 2
1 2 52
0 26 2
AB + AC + D + BC = AB + AC + D＝右式
（2） AC + AB + AC D + BC = A + BC 证明左式＝A(B + C) + BC + ACD = ABC + BC + ACD = A + ACD + BC = A + BC = 右式
（3） BCD + BCD + ACD + ABCD + ABCD + BCD + BCD = BC + BC + BD 左式＝(BCD + ABCD) + (BCD + BCD) + (ACD + ABCD) + BCD

人邮社数字电路逻辑设计习题答案

人邮社数字电路逻辑设计习题答案
9．将下列十进制数转换成二进制数、八进制数和十六进制数（精确
到二进制小数点后4位）。 答案：（1）（1000001）2
（2）（0.0100）2，
（3）（100001.0101）2 10．写出下列各数的原码、 答案：（1）原码=反码=补码=0.1011
（2）原码=1.1100， 反码=1.0011，补码=1.0100（3）原码=110110，反码=101001，补码=101010
7．按二进制运算法则计算下列各式。
答案：（1）110001（2）110.11（3）10000111（4）101 8．将下列二进制数转换成十进制数、八进制（2）（0.8281）10， （0.65）8，
（3）（23.25）10， （27.2）8，
5．采用余3码进行加法运算时，应如何对运算结果进行修正？为什
么？
答案：两个余3码表示的十进制数相加时，对运算结果修正的方 法是：如果有进位，则结果加3；如果无进位，则结果减3。为了解 决四位二进制运算高位产生的进位与一位十进制运算产生的进位之 间的差值。
6．奇偶检验码有哪些优点和不足？ 答案：奇偶检验码的优点是编码简单，相应的编码电路和检测电 路也简单。缺点是只有检错能力，没有纠错能力，其次只能发现单错， 不能发现双错。
理和规则十分熟练时化简比较方便；缺点是没有固定的规律和步骤， 技巧性强，且通常难以判断化简结果是否达到了最简单。9．用卡诺图化简逻辑函数时，应如何画卡诺圈才能求得一个函数的 最简与—或表达式？
答案：注意两点： 第一，在覆盖所有1方格的前提下，卡诺圈的 个数应达到最少；第二，在满足合并规律的前提下，每个卡诺圈的大 小应达到最大。
11.已知［N］补=1.0110，求［N］原，［N］反和N。
答案：［N］原码=1.1010,［N］反码=1.0101,N= -0.1010

数字逻辑第二章课后答案

数字逻辑第二章课后答案

2-1
2-2
均可以作为反相器使用。

与非门：
或非门：
异或门：
2-3 1
Y V
CMOS 与非门的一个输入端通过电阻接地，相当于该输入端输入低电平，输出Y1是高电平。

2Y V
CMOS 或非门的一个输入端通过电阻接高电平与直接接高电平是一样的，输出Y2是低电平。

V 3
Y V 低电平有效的三态门的使能端EN 接高电平，则Y3为高阻态。

4
Y V
与或非门的一个与门输入全为高电平，则输出Y4是低电平。

2-4
E D C B A Y ⋅⋅⋅⋅=1 E D C B A Y ++++=2
))((3F E D C B A Y ++++=
F E D C B A Y ⋅⋅+⋅⋅=4 2-5
当1=EN ，T1`和T2截止，Y=Z （高阻）。

当0=EN ，T1`导通，A A Y ==。

2-7
（1）忽略所有门电路的传输延迟时间，除去开始的一小段时间，与非门的两个输入端总有一个是低电平，输出一直为高电平。

（2）考虑每个门都有传输延迟时间。

假设1级门的传输延迟时间为tpd ，则与非门的两个输入端的输入信号变化实际上并不是同时的。

信号A 经过两级门的传输延迟，比信号B 要晚2tpd 时间到达与非门的输入端。

因此，将出现,在短暂时间里，两个输入端的输入信号都是高电平的情况，输出电压波形出现毛刺。

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1
A
G1
R
&

F1
G2
A
G1 R
≥1
G2
F2
题图 2-3
答案：对图 1： (1)输出低电平时 要求 Vi2≤ViLmax ; IiL=Iis=1mA
VoL+IiL*R≤ViLmax
R≤(0.3-0.1)/IiL≈0.2K 2）输出高电平时 要求 Vi2≥Vihmin
Voh-Iih*R≥Vihmin
题图 2-7
答案：不能
VOH ≥3.5Ｖ， VOL ≤ 2-8 由 CMOS 门组成的电路如题图 2-8 所示。 已知 VDD =5V，
0.5Ｖ。门的驱动能力 IO=±4mA。问某人根据给定电路写出的输出表达式是 否正确？
题图 2-8 (a) F1 = AB • CD (b) F2 =AB+CD (c) F3 =AB+CD 2-9 正确 正确 不正确
CMOS 门电路如题图 2-9 所示,分析此电路所完成的逻辑功能。
VDD
C B A F
答案： F = A + B + C 题图 2-9 2-10 逻辑门电路如题图 2-10 所示，针对下面两种情况，分别讨论它们的
输出与输入各是什么关系？
两个电路均为 CMOS 电路输出高电平 5V，输出低电平 0V。 答案： F1 = A; F 2 = 1 两个电路均为 TTL 电路输出高电平 3.6V，输出低电平 0.3V，门电路的开门 电阻为 2KΩ ，关门电阻为 0.8kΩ 。 答案： F1 = A; F 2 = A
A B
100Ω ≥1
A F1 B
& F2
10K
(a) 题图 2-10
(b)
2-11 CMOS 门电路如题图 2-11 所示，试写出各门的输出电平。
题图 2-11 答案：（a）VDD 2-12 （b ）0 （c）0
CMOS 与或非门不使用的输入端应如何连接？
答案：当在一起的两个输入端都不使用时，它们同时接地； 当在一起的两个输入端只有一个不使用时，它通过电阻接电源。
TTL
≥1
答案：1）当非们输出为高电平时： 由 CMOS 的或非门电路可以得到， 当或非门的 3 个输入端并接到高电平时， 三个并接的 NMOS 管导通，而三个串接的 PMOS 管都截止，所以其输入高电平
总电流为 3×IiH， n =
IoH 0.5mA = ≈ 166 IiH 3 × 1uA
由 CMOS 的与非门电路可以得到， 当与非门的 3 个输入端并接到高电平时， 三个串接的 NMOS 管导通，而三个并接的 PMOS 管都截止，所以其输入高电平 总电流为 3×IiH， n =
由 CMOS 的与非门电路可以得到， 当与非门的 3 个输入端并接到低电平时， 三个串接的 NMOS 管都截止，而三个并接的 PMOS 管导通，所以其输入低电平 总电流为 3×IiL， n =
IoL 0.5mA = ≈ 166 IiL 3 ×1uA
总结以上结果，对电路（a）能够驱动 166 个三输入端或非门，对电路（b） 能够驱动 166 个三输入端与非门。
Iih＝20×3＝60uA ∴R≤0.2K
R≤(3.5-2.4)/0.06≈18.3K 对图 2： 输出高电平时 Ioh-IR>=Iih 0.36mA-Vohmin/R>=0.02*3 输出低电平时： 2-4
R>=3.5/0.3mA=11.7K 自动满足 ∴R>11.7K
Iol 肯定大于 Iil
在 STTL 集成电路中，采取了哪些措施来提高电路的开关速度？
选 RL=1K 2-6 已知题图 2-6 中各个门电路都是 74H 系列 TTL 电路，试写出各门电路的 输出状态（0，1 或 Z）
Vcc ViH NO_ INPUT
&
Y1
ViL
≥1
ViH Y2
&
Y3
0
≥1
Vcc ViL EN=1
1
10K
0
ViL
Y4
& Y5
Vcc
1K
=
Y6
100
1
1
0
题图 2-6 2-7 已知 TTL 三态门电路及控制信号 C1 ，C2 的波形如题图 2-7 所示，试分析 此电路能否正常工作。
2-13 分析题图 2-13 所示各 CMOS 门电路，哪些能正常工作，哪些不能。写 出能正常工作的输出信号的逻辑表达式。
题图 2－13 答案： Y1 = A ； Y 2 = AB ； Y 3 = A, Y 3' = A ; Y4 不能; Y 5 = AB • CD Y6 不能； Y 7 = E AB + ECD ; Y8 不能 ； Y 9 = EA + EB ;Y10 不能 2-14 试分别画出实现逻辑函数 F1 = AC + BD + E ; F 2 = ( A + B) D + C 的 CMOS 电 路图。 答案：
改进措施：在 74H 系列的基础上 ①采用抗饱和三极管提高速度，②采用有 源泻放回路 2-5 试为题图 2-5 中的 RL 选择合适的阻值，已知 OC 门输出管截止时的漏
电流为 IOH=150μA，输出管导通时允许的最大负载电流为 ILM=16mA；负载 门的低电平输入电流为 IIL=1mA，高电平输入电流为 IIH=40μA，V'CC=5V， 要求 OC 门的输出高电平 VOH≧3.0V，输出低电平 VOL≦0.3V。
题图 2-5
答案：①输出为高电平时：
∴ RL ≤ =
′ − VOH (min) VCC nI OH + mI IH
(n = 2, m = 8)
5−3 = 3.2k 2*0.15 + 8*0.04
RL ≥
②当输出为低电平：
=
′ − VOL VCC (m ' = 6) I LM − m′I IL 5 − 0.3 = 0.47 K 16 − 6 × 1
VDD
B A E C D E A B C A D C B A
VDD
D
F1
VDD
F2
D
B
2-15 设 CMOS 门电路参数为 IOH＝0.5mA，IOL＝0.5mA，IiH=1uA，IiL＝1uA，试 问题图 2-15 能够驱动门的个数。
≥1
& 1
1
≥1
& (a)
题图 2 － 15
(b)
≥1
& . . . &
vI2=1.4V
（2）vI1=0.2V
vI2=0.2V
（3）
RP (V − v BE 1 ) RP + R1 CC
vI1 ＝ 3.2V
vI2=1.4V （ 4 ） vI1 经 100 Ω电阻接地；
vI 1 = =
RP (V − v BE 1 ) RP + R1 CC
0.1 (5 − 0.7) = 0.14V 0.1 + 3
vI2= vI1 =0.14V
（5）vI1 经 10K 电阻接地 2-3
vI2=1.4V
已知 TTL 门的参数是 VOH=3.5V, VOL=0.1V, VIHmin=2.4V, VILmax =0.3V,IIH=20
μA,IIS=1.0mA, IOH=360μA,IOL=8mA,求题图 2-3 中 R 的取值范围.
IoH 0.5mA = ≈ 166 IiH 3 × 1uA
2）当非们输出为低电平时： 由 CMOS 的或非门电路可以得到， 当或非门的 3 个输入端并接到低电平时， 三个并接的 NMOS 管都截止，而三个串接的 PMOS 管导通，所以其输入低电平 总电流为 3×IiL， n =
IoH 0.5mA = ≈ 166 IiH 3 × 1uA
vI1 悬空；（2）vI1=0.2V；（3）vI1=3.2V；(4) vI1 经 100Ω电阻接地；（5） vI1 经 10K 电阻接地。
V CC
v I1 v I2
V
& &
R1 3k
v I1 v I2
vB1 T1 100 100K
be 2 be 5
题图 2-2 答案：（1） vI1 悬空
vI 1 =
2-1 已知门电路及重复频率为 100MHZ 的输入信号如题图 2-1 所示。试补画 出下列两种情况下的输出信号波形。 不考虑非门的延迟时间； 设非门、与非门的延迟时间均为 t PD =10ns.
答案：
Vi
t Vo1 10ns 20ns
Vo2
2-2 试说明在下列情况下，用万用表测量题图 2-2 中 vI2 得到的电压各为多 少？与非门为 74H 系列 TTL 电路，万用表使用 5V 量程，内阻为 20KΩ/V。