第四章 VHDL设计初步

4.11 Chip Planner应用
4.11.1 Chip Planner应用实例
4.11 Chip Planner应用
4.11.1 Chip Planner应用实例
4.11 Chip Planner应用
4.11.2 Chip Planner功能说明
4.11 Chip Planner应用
4.11.2 Chip Planner功能说明
⑴ 打开并建立新工程管理窗口
4.1 基本设计流程
4.1.2 创建工程
⑵ 将设计文件加入工程中
4.1 基本设计流程
4.1.2 创建工程
⑶ 选择目标芯片
4.1 基本设计流程
4.1.2 创建工程
⑷ 工具设置
⑸ 结束设置
4.1 基本设计流程
4.1.3 编译前设置
⑴ 选择FPGA目标芯片 ⑵ 选择配置器件的工作方式
⑹ 总线数据格式设置和参数设置
4.1 基本设计流程
4.1.5 时序仿真
⑹ 总线数据格式设置和参数设置
4.1 基本设计流程
4.1.5 时序仿真
⑹ 总线数据格式设置和参数设置
4.1 基本设计流程
4.1.5 时序仿真
⑺ 仿真器参数设置
4.1 基本设计流程
4.1.5 时序仿真
⑻ 启动仿真器 ⑼ 观察仿真结果
习
题
4-6 用74148和与非门实现8421BCD优先编码器，用三片74139组成一个5-24译码 器。 4-7 用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是 BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数 A，输出用S表示。 4-8 用原理图输入方式设计一个7人表决电路，参加表决者7人，同意为1，不同意 为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。 4-9 基于原理图输入方式，用D触发器构成按循环码(000->001->011->111->101>100->000)规律工作的六进制同步计数器。 4-10 基于原理图输入方式，应用4位全加器和74374构成4位二进制加法计数器。 如果使用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？ 4-11 用一片74163和两片74138构成一个具有12路脉冲输出的数据分配器。要求 在原理图上标明第1路到第12路输出的位置。若改用一片74195代替以上的 74163，试完成同样的设计。 4-12 用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一 个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1。 4-13 用7490设计模为872的计数器，且输出的个位、十位、百位都应符合8421码 权重。

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§4.5 VHDL程序的语言要素总结 基本数据类型:逻辑信号、数值信号
布尔代数(Boolean) 逻辑信号 位(Bit) 标准逻辑(Std_Logic)
信 号
数值信号 整数（Integer Unsigned) 实数(Real) 正整数(Positive) 自然数(Natural)
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一、逻辑信号
“标准逻辑”信号定义，远较“Bit”信号对于的数字逻辑电路的逻 24 辑特性描述更完整、更真实。对逻辑信号的定义，通常都采用
4.逻辑序列信号 以数字电路而言，有许多时候都是将几个信号合成一组代 表特定功能的序列信号，例如：数据总线（Data Bus）、 地址总线（Address Bus）等。实际上从电路的观点上， CLK信号看成一条线上的信号，而Data是8条线合成的排线 CLK Data 8 信号。 Address 4 ROM 8 Data
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程序为： ARCHITECTURE M OF TEST IS Signal A :Std_logic_vector(3 downto 0); Signal B :Std_logic_vector(0 to 3); Signal C :Std_logic_vector(0 to 1); Signal D :Std_logic_vector(1 downto 0); BEGIN C<=A(2 DOWNTO 1); --分解：A(2~1)序列信号传至D B<=A(3) & D & ‘1’;
1）USE定义区和标准定义库包括
程序包（PACKAGE）是预先定义或设计好的数据 数据 类型、子程序 子程序和各种设计实体的集合 设计实体的集合； 类型 子程序 设计实体的集合 库（LIBRARY）则是用来存储已经完成的程序包 等VHDL设计与数据的仓库。 一般情况下，库和程序包的引用声明放在设计文件 的最前面。

OUT
IN
INOUT
BUFFER
5. 数据类型BIT ‘0’和’1’加引号,否则为整数INTEGER
注:BIT数据类型的定义在标准程序包STANDARD中,STANDARD在标准库 STD中
5.1.2 VHDL相关语句说明
谭敏电子信息与电气工程系工程系
6. 结构体表达
【例5-7】 ARCHITECTURE arch_name OF e_name IS
5.1.3 VHDL设计的基本概念和语句小节
谭敏电子信息与电气工程系工程系
实体
结构体
端口定义 端口模式
数据类型 信号赋值符 条件比较符 延时
逻辑操作符 IF条件语句 并行条件语句 进程语句
顺序语句 并行语句 文件取名 文件存盘
5.2 寄存器描述及其VHDL语言现象
谭敏电子信息与电气工程系工程系
3. SIGNAL信号定义和数据对象
在IEE库中的STD_LOGIC_1164程序包 中定义STD_LOGIC数据类型
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS;
END ARCHITECTURE one ;
87版
【例5-5】 ENTITY e_name IS PORT ( p_name : port_m
... p_name : port_m END ENTITY e_name;
data_type; data_type );
或：

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第4章 VHDL程序设计基础
4、numeric_std程序包
定义了用于综合的数值类型和算术运算。其中数值类型有 unsigned和signed两种。 程序包中含有unsigned和signed类型的算术运算对所有 项目的设计单元都是重载、可调用的，使用前要使其成为“可 见”。 程序包中含有类型转换函数、时钟检测函数和其他的实用 函数。 程序包的调用格式： LIBRARY IEEE； USE IEEE.numeric_std.all;
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第4章 VHDL程序设计基础
5、用户自定义的库
在VHDL的实际应用中，用户为自身设计需要所开发的共用 程序包和实体等也可以汇集在一起定义成一个库，这种库就是 用户自定义库或称用户库。用户自定义库是一种资源库，因此 在使用时需要在程序的开始部分进行说明。
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第4章 VHDL程序设计基础
4.3
一、程序包的概念及语法 1、什么是程序包 程序包是一种使包体中的元件、函数、类型说明，对其 他设计单元是“可见”、可调用的设计单元。 2、程序包的任务 使不同的设计项目可以共享一个相同的单元，而这个单 元封装在两个不同的设计实体中。 3、程序包的组成 由程序包说明和程序包体组成。程序包说明为程序包定 义接口，声明包中的数据类型、元件、函数，其方式与实 体定义模块接口非常相似。程序包体规定程序的实际功能， 存放说明中的函数和元件，其方式与结构体语句方法相同。 11
第4章 VHDL程序设计基础
主要内容：1、层次化设计方法
2、库 3、程序包 4、文件输入输出程序包 5、元件库 6、元件的配置 7、块的配置 8、参数指定 9、子程序调用和重载 10、子程序变量
重点内容： 程序包、元件库和元件、块的配置
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