vhdl课程设计实验报告

跑马灯VHDL课程设计

一、设计任务

控制8个led进行花式显示,设计四种显示模式:

1.从左到右逐个点亮led;

2.从右到左逐个点亮led;

3.从两边到中间逐个点亮led;

4.从中间到两边逐个点亮led;

四种模式循环切换,由复位键rst控制系统的运行与停止.

二、设计过程

根据系统设计要求，采用状态机进行设计,状态机具有四种状态,每种状态完成一种显示模式四种状态间使用case语句进行切换.

程序如下:

library ieee;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

use ieee.std_logic_1164.all;

entity pmd is

port( clk, rst: in std_logic;

y: buffer std_logic_vector(7 downto 0));

end pmd;

architecture behave of pmd is

type states is (state0, state1, state2, state3);

signal state: states; begin

process (clk, rst)

begin

if rst='1' then

y<="00000000" ; state <= state0;

elsif (clk'event and clk='1') then

case state is

when state0 =>

if y="00000000" then y<="10000000";state <= state0;

elsif y="10000000" then y<="01000000";state <= state0;

Verilog HDL实验报告

Verilog 实验报告

题 目：

JK触发器、同步计数器

系部名称 ： 通信工程

专业名称 ： 通信工程

班 级 ：

班内序号 ：

学生姓名 ：

时间 ： 2010.11.28

一、 实验内容：

用JK触发器构成同步计数器：

设计一个同步计数器，其逻辑图和JK触发器的逻辑图所示。清零信号clear低电平有效，输入数据在时钟信号clock的上升沿被锁存，触发器在clock的下降沿输出，当count_enable信号为低电平时停止计数。写出同步计数器的verilog描述和激励模块，在激励模块中使用clear和count_enable对计数器进行测试，并显示输出计数Q[3:0]。

二、 实验原理图：

JK触发器构成同步计数器

源代码：

//主模块

module synchronous_counter(clear,clock,count_enable,Q);

input clear,clock,count_enable;

output [3:0] Q;

wire qbar1,qbar2,qbar3,qbar0;

wire a,b,c;

assign a = Q[0] & count_enable;

assign b = a & Q[1];

assign c = b & Q[2];

JK_flip_flop myJK(count_enable,count_enable,clock,clear,Q[0],qbar0);

JK_flip_flop myJK1(a,a,clock,clear,Q[1],qbar1);

JK_flip_flop myJK2(b,b,clock,clear,Q[2],qbar2);

JK_flip_flop myJK3(c,c,clock,clear,Q[3],qbar3);

endmodule//调用的JK触发器模块

班级：2009211411 学号：09211999 姓名：陈东东

三十进制和六分频计数电路设计

1.实验目的：(1)计数器设计

设计一个三十进制计数器，要求用两位七段数码管显示（计时电路）

(2)分频电路设计，六分频电路设计，在前面三十进制计数器基础上设计六分频电路，并同时用七段数码管显示。

2.实验内容和原理：

采用几个触发器的状态，按照一定规律随时钟变化来记忆时钟的个数。一个4位二进制计数器可以构成1位十进制计数器，即1位BCD计数器。2位十进制计数器连起来可以构成一个30进制计数器.当时钟个数记到30时，十位和各位都变为0000，否则的话，每来一个时钟，个位就加1，当各位为1001时，时钟到来十位加1.再分别将个位十位bcd码转换为七段数码管对应的数字。

校正函数：function zhuan(j:in std_logic_vector(3 downto 0))

return std_logic_vector is

variable k:std_logic_vector(6 downto 0);

begin

case j is

when "0000"=>k:="1111110";--不显示00首两位表示数码管是（0）否（1）显示

when "0001"=>k:="0110000";

when "0010"=>k:="1101101";

when "0011"=>k:="1111001";

when "0100"=>k:="0110011";

when "0101"=>k:="1011011";

when "0110"=>k:="0011111";

when "0111"=>k:="1110000";

when "1000"=>k:="1111111";

when "1001"=>k:="1110011";

when others=>k:="1000000";

end case;

return(k);

- 1 - EDA课程设计

题目：基于VHDL的数字秒表设计

学生姓名

学 号

学 院 电子信息学院

专 业 10通信工程

指导教师

二零一二年十二月 - 2 - 基于VHDL的数字秒表设计

摘要

当前电子系统的设计正朝着速度快，容量大，体积小，质量轻，省电的方向发展。推动该潮流迅速发展的决定性因素就是使用了现代化的EDA设计工具。此次课程设计先确定了系统的逻辑功能，选择电路结构，然后确定并设计电路所需的数据处理以及控制模块，在Quartus II上以超高速硬件描述语言VHDL为系统逻辑描述方法完成了数字秒表所需的分频模块，十进制计数控制模块，六进制计数控制模块与顶层设计和引脚分配，对其进行编译仿真，并下载到实验板上实际验证，通过本设计锻炼了计算机应用能力、VHDL语言的编程能力和Quartus II的使用能力，此次设计圆满完成了用VHDL语言设计1/1000秒数字秒表并仿真和实际下载到ALTERA公司的ACEX1K系列的EP1K30TC144-3中实现。

关键词：EDA、Quartus II、VHDL、模块、仿真、ACEX1K

Abstract

The electronic system design is moving speed, large capacity, small volume, light

weight, energy saving direction. The trend of rapid development of determinant is the

use of modern EDA design tools. This course is designed to determine the logic

function of the system, establish the algorithm process, selection of circuit structure