VHDL实验报告(1)
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VHDL 实验报告
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班级：电子0701
学号：************
实验一 组合逻辑电路设计
一 实验目的：
1. 熟悉mux+pluxII软件，可以进行新文件的编辑和文件的修改。
2. 掌握门电路VHDL语言程序设计方法。
3. 掌握选择器VHDL语言程序设计方法。
4. 掌握加法器VHDL语言程序设计方法。
5. 熟悉VHDL编程的基本方法。
二 实验设备：
1. 计算机
2. Max+PlusII软件
三 实验原理及内容：
1 二输入与门
（1） 实验原理
二输入与门是我们数字电路中的一个基础逻辑门电路，是最基本的逻辑门电路之一，也是最简单的逻辑门之一。它能实现两个输入端的相与，一般有三个端口。
二输入与门的表达式是：Y=ab
二输入与门的逻辑符号如图（1）所示，真值表如表（1）所示。
图（1） 与门逻辑符号 表（1） 与门真值表
（2）实验内容
a.在mux+pluxII文本编辑环境下，打开新文本，编写两输入与门VHDL语言源程序，程序设计如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY and2 IS
PORT(a,b: IN STD_LOGIC;
Y: OUT STD_LOGIC);
END and2;
ARCHITECTURE behave OF and2 IS
BEGIN
Y <= a and b;
END behave;
b．对源程序进行编译，按照提示进行修改，直至编译通
过。
c．对编译程序进行仿真，分析并记录仿真波形，其仿真波形图如图（2）所示。
图（2） 二输入与门仿真图
d.在自己的目录下保存相应的源文件、波形文件。
2 四选一选择器
（1）实验原理
四选一选择器如图（3）所示，真值表如表（2）所示。
图（3）mux4管脚图 表（2） mux4真值表
（2）实验内容
a.在mux+plusII文本编辑环境下，打开新文件，编辑四选一VHDL源程序文件，其程序设计如下：
LIBRARY IEEE
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY mux4 IS
PORT(A: IN STD_LOGIC_VECTOR (1 DOWNTO 0);
D0,D1,D2,D3:IN STD_LOGIC;
G:IN STD_LOGIC;
Y: OUT STD_LOGIC);
END mux4;
ARCHITECTURE dataflow OF mux4 IS
BEGIN
PROCESS (A,D0,D1,D2,D3,G)
BEGIN
IF (G ='0') THEN
IF (A="00")THEN Y <= D0;
ELSIF(A="01")THEN Y <= D1;
ELSIF(A="10")THEN Y <= D2;
ELSE Y <= D3;
END IF;
ELSE Y <='0';
END IF;
END PROCESS;
END dataflow;
b.对源程序进行编译，按照提示进行修改，直到编译通过。
c.对编译通过的程序进行仿真，分析并记录仿真波形。其仿真波形如图（4）所示。
图（4） mux4仿真图
d.在自己的目录下保存相应的源文件、波形文件。
3 半加器
（1） 实验原理
半加器是全加器的基础，半加器所实现的功能与全加器基本相同，只是少了一个进位位，即没有进位。
半加器的逻辑图如图（5）所示。
半加器真值表如表（3）所示。
图（5） 半加器 表（3） 半加器真值表
在图（5）中，半加器管脚说明为a和b是输入端，so是和数端，co为进位端。
（2）实验内容
a.在mux+plusII文本编辑环境下，打开新文件，编写半加器VHDL源程序并保存。其程序设计如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY h_adder IS
PORT(a,b:IN STD_LOGIC;
co,so:OUT STD_LOGIC);
END ENTITY h_adder ;
ARCHITECTURE fh1 OF h_adder IS
BEGIN
so<=NOT(a XOR (NOT b));
co<=a AND b;
END ARCHITECTURE fh1;
b.对源程序进行编译，按照提示进行修改，直到编译通过。
c对编译通过的程序进行仿真。分析并记录仿真波形。其仿真波形如图（6）所示。
图（6） 半加器仿真波形
d.在自己的目录下保存相应的源文件、波形文件。
三 实验总结：
