电子时钟设计(完美实现最终版)要点

电子行业智能电子钟设计与制作1. 引言随着科技的不断进步，电子行业在我们日常生活中扮演着越来越重要的角色。

智能电子钟作为电子行业中的一种常见应用，不仅能够准确地显示时间，还具备多种功能，如温度显示、闹钟功能、语音播报等。

本文将介绍电子行业智能电子钟的设计与制作过程。

2. 设计需求在设计智能电子钟之前，我们首先需要明确设计需求。

根据市场调研和用户需求分析，我们确定以下设计需求：•显示时间：智能电子钟需要能够准确地显示当前的时间，包括小时、分钟和秒。

•温度显示：智能电子钟需要具备温度传感器，能够实时监测环境温度，并将温度显示在屏幕上。

•闹钟功能：智能电子钟需要具备闹钟功能，用户可以设置闹钟时间，到达指定时间后，智能电子钟会发出响铃提醒。

•语音播报：智能电子钟需要能够通过扬声器进行语音播报，包括时间、温度和闹钟提醒等。

3. 系统设计基于设计需求，我们将进行系统设计，包括硬件设计和软件设计两个方面。

3.1 硬件设计硬件设计是智能电子钟实现功能的基础。

以下是硬件设计的要点：•处理器：选择一款高性能的微控制器作为处理器，具备足够的计算和控制能力。

•显示屏：选择一块合适的液晶显示屏，能够清晰地显示时间和温度。

•温度传感器：选择一款高精度的温度传感器，能够准确地测量环境温度。

•扬声器：选择一款高音质的扬声器，能够清晰地播放语音。

3.2 软件设计软件设计是智能电子钟实现各项功能的关键。

以下是软件设计的要点：•时间显示：编写程序，获取当前时间，并将时间显示在液晶屏上。

•温度显示：编写程序，读取温度传感器的数据，并将温度显示在液晶屏上。

•闹钟功能：编写程序，实现闹钟功能，包括设置闹钟时间、闹钟提醒等。

•语音播报：编写程序，通过扬声器进行语音播报，包括时间、温度和闹钟提醒等。

4. 制作过程4.1 硬件制作根据硬件设计的要点，进行硬件制作的具体步骤如下：1.按照电路图连接微控制器、液晶显示屏、温度传感器和扬声器等模块。

2.确保电路连接正确，检查是否有短路或接触不良的问题。

设计制作简易数字钟一、设计要求1、设计一振荡源，用于产生1Hz的脉冲信号；2、能完成从00时00分00秒到23时59分59秒走时，并实时显示时、分、秒；3、具有手动校时、校分、校秒功能。

发挥部分：具有正点报时功能。

要求在59分58秒开始报时，持续5秒钟。

二、总体设计方案1、方案选择数字钟实际上是由一个对标准频率（1HZ）进行计数的计数电路为主要部分构成的。

由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ 时间信号必须做到准确稳定。

通常使用石英晶体振荡器电路来构成数字钟的标准时间基准信号。

数字钟的组成框图如下图所示。

数字钟计时周期是24，因此必须设置24 计数器，秒、分、时由七段数码管显示。

为使数字钟走时与标准时间一致，校时电路是必不可少的。

设计中采用状态机控制校时，通过切换开关用秒脉冲或手动按键产生脉冲先后对“时” “分” “秒”计数器进行校时操作。

2、数字钟的构成（1）数字钟的构成：振荡器、分频器、计数器、译码器、ＬＥＤ数码管显示器等几部分。

附加功能的实现还需采用T’触发器及与门和或门及蜂鸣器组成报时电路。

（2）数字钟的时、分、秒实际上就是由一个24 进制计数器（00-23），两个60 进制计数器（00-59）级联构成。

设计数字钟实际上就是计数器的级联。

（3）芯片选型：由于24进制、60进制计数器均由集成计数器级联构成，且都包含有基本的十进制计数器，从设计简便考虑，芯片选择十进制计数器74LS390。

3、元器件列表：型号74LS00、74LS04、74LS08、74LS21、74LS32、74LS47、74LS74、74LS86、74LS390、CD4068、CD4060、CD4511。

晶体管8050、510欧姆电阻、LED、轻触开关、自锁开关、蜂鸣器、10p电容、晶振32768、10M电阻。

三、系统工作原理1、主计数部分原理图图1主计数部分原理图如图所示，用两个十进制计数器74LS390组成60进制计数器和24进制计数器，分别用于对分、秒和时的计数。

EDA课程设计-电子钟一、设计要求1、基本功能要求：设计一个电子时钟，要求可以显示时、分、秒，用户可以设置时间。

扩展功能要求：2、跑表功能，闹钟功能，调整数码管的亮度。

二、系统结构控制键—jian5、jian4、jian7、jian8：数码管显示段选信号输出sg：——选择6位数码管中的某一个显示数据；发光二极管控制信号输出—led（7~0）闹钟声音输出—speaker通过一个10M信号分出各种所需频率功能介绍运行后，选择模式7，8位数码管分显示时间的时、分、秒，当前为模式0：时间显示模式，按键7为模式选择键，按下按键7，系统进入模式1，第二次按下为模式2，设置时间模式，第三次按下为跑表模式，第四次为闹钟设置模式，第五次为亮度调节模式：设置时间模式，按键4控制更改数码管的位，按键5控制选中数码管的数值，时间设置完成后，按键按键8，设置时间会保存住，并在模式0中显示；系统进入模式2：秒表模式，按键4为开始/结束键，按键5为清零键；系统进入模式3：闹钟设置模式，相关设置与模式1相同，当当前时间与闹钟设置时间相同时，喇叭就会响；系统进入模式4:亮度调节模式，通过按键4设置亮度，共三种亮度；再按下按键7，系统又会进入模式0。

4、RTL图三、VHDL源程序1、library ieee; --通过10M分出所需频率use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin isport (clk_10M : in std_logic;clk_10000 : out std_logic;clk_100 : out std_logic;clk_1 : out std_logic);end entity;architecture sub1 of fenpin issignal Q_1 : std_logic_vector(8 downto 0);signal Q_2 : std_logic_vector(6 downto 0);signal Q_3 : std_logic_vector(6 downto 0);signal clk10000 : std_logic;signal clk100 : std_logic;signal clk1 : std_logic;beginprocess(clk_10M)beginif clk_10M'event and clk_10M='1' thenif Q_1=500 thenQ_1 <= "000000000";clk10000 <= not clk10000;if Q_2=100 thenQ_2 <= "0000000";clk100<= not clk100;if Q_3=100 thenQ_3 <= "0000000";clk1<=not clk1;else Q_3<=Q_3+1;end if;else Q_2<=Q_2+1;end if;else Q_1<=Q_1+1;end if;end if;end process;clk_10000 <= clk10000;clk_100 <= clk100;clk_1 <= clk1;end sub1;2、library ieee; --扫描数码管use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity xianshi isport(clk_10000:in std_logic;jian4:in std_logic;moshi:in integer range 0 to 4;a0,a1,a3,a4,a6,a7:in integer range 0 to 9;sg11:out std_logic_vector(6 downto 0);bt11:out std_logic_vector(7 downto 0));end;architecture one of xianshi issignal cnt8 :std_logic_vector(2 downto 0);signal a :integer range 0 to 15;signal light: std_logic;signal flash:integer range 0 to 2;signal count1,count2:integer range 0 to 10;beginp1: process(cnt8,light,a0,a1,a3,a4,a6,a7)begincase cnt8 iswhen "000" => bt11<= "0000000"&(light);a<=a0;when "001" => bt11<= "000000"&(light)&'0';a<=a1; when "010" => bt11<= "00000"&(light)&"00";a<=15; when "011" => bt11<= "0000"&(light)&"000";a<=a3; when "100" => bt11<= "000"&(light)&"0000";a<=a4; when "101" => bt11<= "00"&(light)&"00000";a<=15; when "110" => bt11<= '0'&(light)&"000000";a<=a6; when "111" => bt11<= (light)&"0000000";a<=a7;when others => null;end case;end process p1;p2:process(clk_10000)beginif clk_10000'event and clk_10000 ='1' then cnt8 <= cnt8+1; end if;end process p2;p3:process(a)begincase a iswhen 0 => sg11<= "0111111";when 1 => sg11<= "0000110";when 2 => sg11<= "1011011";when 3 => sg11<= "1001111";when 4 => sg11<= "1100110";when 5 => sg11<= "1101101";when 6 => sg11<= "1111101";when 7 => sg11<= "0000111";when 8 => sg11<= "1111111";when 9 => sg11<= "1101111";when 10 => sg11<= "1110111";when 11 => sg11<= "1111100";when 12 => sg11<= "0111001";when 13 => sg11<= "1011110";when 14 => sg11<= "1111001";when 15 => sg11<= "1000000";when others => null;end case;end process p3;process(jian4,moshi)beginif moshi=4 thenif jian4'event and jian4='1' thenif flash =2 thenflash<=0;else flash<=flash+1;end if;end if;end if;end process;process(clk_10000,flash)beginif clk_10000'event and clk_10000 ='1' thencase flash iswhen 0 => light<='1';when 1 => if count1=2 thencount1<=0; light<='1';else count1<=count1+1;light<='0';end if;when 2 => if count2=4 thencount2<=0; light<='1';else count2<=count2+1;light<='0';end if;end case;end if;end process;end;3、library ieee; --跑表开始暂停use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity paobiao isport(clk_1:in std_logic;jian8:in std_logic;shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1:in integer range 0 to 9; shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2:out integer range 0 to 9); end entity;architecture bhv of paobiao issignal shi:integer range 0 to 100;signal fen:integer range 0 to 100;signal miao:integer range 0 to 100;beginprocess(clk_1,jian8,shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1)beginif jian8='1' thenshi<=shishi1*10+shige1;fen<=fenshi1*10+fenge1;miao<=miaoshi1*10+miaoge1;elsif clk_1'event and clk_1='1' thenif miao=59 thenmiao<=0;fen<=fen+1;elsif fen>59 thenfen<=0;shi<=shi+1;elsif shi>23 thenshi<=0;else miao<=miao+1;end if;end if;end process;miaoge2<=miao rem 10;miaoshi2<=miao/10;fenge2<=fen rem 10;fenshi2<=fen/10;shige2<=shi rem 10;shishi2<=shi/10;end;4、library ieee; --设置当前时间use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity settime isport(moshi:in integer range 0 to 4;jian4,jian5:in std_logic;shishi,shige,fenshi,fenge,miaoshi,miaoge:out integer range 0 to 9);end entity;architecture bav of settime issignal a:integer range 0 to 5;signal shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1: integer range 0 to 9; beginprocess(moshi,jian4)beginif moshi=1 thenif jian4'event and jian4='1' thenif a < 5 thena<=a+1;else a<=0;end if;end if;end if;end process;process(moshi,a,jian5)beginif moshi=1 thenif a=0 thenif jian5'event and jian5='1' thenif miaoge1 =9 thenmiaoge1<=0;else miaoge1<=miaoge1+1;end if;end if;end if;if a=1 thenif jian5'event and jian5='1' thenif miaoshi1 =5 thenmiaoshi1<=0;else miaoshi1<=miaoshi1+1;end if;end if;end if;if a=2 thenif jian5'event and jian5='1' thenif fenge1 =9 thenfenge1<=0;else fenge1<=fenge1+1;end if;end if;end if;if a=3 thenif jian5'event and jian5='1' thenif fenshi1 =5 thenfenshi1<=0;else fenshi1<=fenshi1+1;end if;end if;end if;if a=4 thenif jian5'event and jian5='1' thenif shige1 =9 thenshige1<=0;else shige1<=shige1+1;end if;end if;end if;if a=5 thenif jian5'event and jian5='1' thenif shishi1 =2 thenshishi1<=0;else shishi1<=shishi1+1;end if;end if;end if;end if;end process;miaoge<=miaoge1;miaoshi<=miaoshi1;fenge<=fenge1;fenshi<=fenshi1;shige<=shige1;shishi<=shishi1;end;5、library ieee; --秒表功能use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity miaobiao isport(clk_100:in std_logic;moshi:in integer range 0 to 4;jian5,jian4:in std_logic;fenshi,fenge,miaoshi,miaoge,xmiaoshi,xmiaoge:out integer range 0 to 9); end entity;architecture bhv of miaobiao issignal fen,miao,xmiao:integer range 0 to 99;signal start:std_logic:='0';signal reset:std_logic:='0';beginprocess(clk_100,jian5,jian4,moshi,reset,start)beginif moshi=2 thenif reset='1' thenfen<=0;miao<=0;xmiao<=0;elsif start='1' thenelsif clk_100'event and clk_100='1' thenif xmiao=99 thenxmiao<=0;miao<=miao+1;elsif miao>59 thenmiao<=0;fen<=fen+1;elsif fen>23 thenfen<=0;else xmiao<=xmiao+1;end if;end if;end if;end process;process(jian4,start)beginif jian4'event and jian4='1' thenstart<=not start;else start<=start;end if;end process;process(jian5,reset)beginif jian5'event and jian5='1' thenreset<=not reset;else reset<= reset;end if;end process;xmiaoge<=xmiao rem 10;xmiaoshi<=xmiao/10;miaoge<=miao rem 10;miaoshi<=miao/10;fenge<=fen rem 10;fenshi<=fen/10;end;6、library ieee; --设置闹钟时间use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity naozhongset isport(moshi:in integer range 0 to 4;jian4,jian5:in std_logic;shishi,shige,fenshi,fenge,miaoshi,miaoge:out integer range 0 to 9); end entity;architecture bav of naozhongset issignal a:integer range 0 to 5;signal fenshi1,fenge1,miaoge1: integer range 0 to 9;signal shishi1: integer range 0 to 9:=1;signal shige1: integer range 0 to 9:=2;signal miaoshi1: integer range 0 to 9:=0;beginprocess(moshi,jian4)beginif moshi=3 thenif jian4'event and jian4='1' thenif a < 5 thena<=a+1;else a<=0;end if;end if;end if;end process;process(moshi,a,jian5)beginif moshi=3 thenif a=0 thenif jian5'event and jian5='1' thenif miaoge1 =9 thenmiaoge1<=0;else miaoge1<=miaoge1+1;end if;end if;end if;if a=1 thenif jian5'event and jian5='1' thenif miaoshi1 =5 thenmiaoshi1<=0;else miaoshi1<=miaoshi1+1;end if;end if;end if;if a=2 thenif jian5'event and jian5='1' thenif fenge1 =9 thenfenge1<=0;else fenge1<=fenge1+1;end if;end if;end if;if a=3 thenif jian5'event and jian5='1' thenif fenshi1 =5 thenfenshi1<=0;else fenshi1<=fenshi1+1;end if;end if;end if;if a=4 thenif jian5'event and jian5='1' thenif shige1 =9 thenshige1<=0;else shige1<=shige1+1;end if;end if;end if;if a=5 thenif jian5'event and jian5='1' thenif shishi1 =2 thenshishi1<=0;else shishi1<=shishi1+1;end if;end if;end if;end if;end process;miaoge<=miaoge1;miaoshi<=miaoshi1;fenge<=fenge1;fenshi<=fenshi1;shige<=shige1;shishi<=shishi1;end;7、library ieee; --闹钟喇叭输出use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity naozhongspeaker isport(clk_100:in std_logic;shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1:in integer range 0 to 9; shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2:in integer range 0 to 9; speaker:out std_logic);end entity;architecture bav of naozhongspeaker isbeginprocess(clk_100,shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1,shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2)beginif shishi2=shishi1 and shige2=shige1 and fenshi2=fenshi1 andfenge2=fenge1 and miaoshi2=miaoshi1 thenspeaker<=clk_100;else speaker<='1';end if;end process;end;8、library ieee; --转换模式use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity moshi isport(jian7:in std_logic;moshi:out integer range 0 to 4);end;architecture one of moshi issignal moshis:integer range 0 to 4;beginprocess(jian7)beginif jian7'event and jian7='1' thenif moshis=4 thenmoshis<=0;else moshis<=moshis+1;end if;end if;end process;moshi<=moshis;end;9、library ieee; --五选一选择器use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux5_1 isport(moshi:in integer range 0 to 4 ;shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1:in integer range 0 to 9;shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2:in integer range 0 to 9;shishi3,shige3,fenshi3,fenge3,miaoshi3,miaoge3:in integer range 0 to 9; fenshi,fenge,miaoshi,miaoge,xmiaoshi,xmiaoge:in integer range 0 to 9;a0,a1,a3,a4,a6,a7:out integer range 0 to 9);end entity mux5_1;architecture bhv of mux5_1 isbeginprocess(shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1,shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2,shishi3,shige3,fenshi3,fenge3,miaoshi3,miaoge3,fenshi,fenge,miaoshi,miaoge,xmiaoshi,xmiaoge,moshi)begincase moshi iswhen 0 =>a0<=shishi1;a1<=shige1;a3<=fenshi1;a4<=fenge1;a6<=miaoshi1;a7<=miaoge1;when 1 =>a0<=shishi2;a1<=shige2;a3<=fenshi2;a4<=fenge2;a6<=miaoshi2;a7<=miaoge2;when 2 =>a0<=fenshi;a1<=fenge;a3<=miaoshi;a4<=miaoge;a6<=xmiaoshi;a7<=xmiaoge;when 3 =>a0<=shishi3;a1<=shige3;a3<=fenshi3;a4<=fenge3;a6<=miaoshi3;a7<=miaoge3;when 4 => a0<=8;a1<=8;a3<=8;a4<=8;a6<=8;a7<=8;end case;end process;end;10、library ieee; --主程序置顶use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clock isport(clk_10M:in std_logic;jian5,jian4,jian7,jian8:in std_logic;sg:out std_logic_vector(6 downto 0);bt:out std_logic_vector(7 downto 0);speaker:out std_logic);end entity;调用声明语句architecture bav of clock iscomponent fenpin --分频port (clk_10M : in std_logic;clk_10000 : out std_logic;clk_100 : out std_logic;clk_1 : out std_logic);end component;component paobiao --跑表port(clk_1:in std_logic;jian8:in std_logic;shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1:in integer range 0 to 9; shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2:out integer range 0 to 9);end component;component xianshi --扫描显示port(clk_10000:in std_logic;jian4:in std_logic;moshi:in integer range 0 to 4;a0,a1,a3,a4,a6,a7:in integer range 0 to 9;sg11:out std_logic_vector(6 downto 0);bt11:out std_logic_vector(7 downto 0));end component;component moshi --模式转换port(jian7:in std_logic;moshi:out integer range 0 to 4);end component;component mux5_1 --五选一选择器port(moshi:in integer range 0 to 4 ;shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1:in integer range 0 to 9;shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2:in integer range 0 to 9;shishi3,shige3,fenshi3,fenge3,miaoshi3,miaoge3:in integer range 0 to 9;fenshi,fenge,miaoshi,miaoge,xmiaoshi,xmiaoge:in integer range 0 to 9;a0,a1,a3,a4,a6,a7:out integer range 0 to 9);end component;component settime --设置当前时间port(moshi:in integer range 0 to 4;jian4,jian5:in std_logic;shishi,shige,fenshi,fenge,miaoshi,miaoge:out integer range 0 to 9);end component;component miaobiao is --秒表port(clk_100:in std_logic;moshi:in integer range 0 to 4;jian5,jian4:in std_logic;fenshi,fenge,miaoshi,miaoge,xmiaoshi,xmiaoge:out integer range 0 to 9);end component;component naozhongset is --闹钟时间设置port(moshi:in integer range 0 to 4;jian4,jian5:in std_logic;shishi,shige,fenshi,fenge,miaoshi,miaoge:out integer range 0 to 9);end component;component naozhongspeaker is --闹钟喇叭输出port(clk_100:in std_logic;shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1:in integer range 0 to 9;shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2:in integer range 0 to 9;speaker:out std_logic);end component;signal moshis:integer range 0 to 4; --信号声明signal shishi1s,shige1s,fenshi1s,fenge1s,miaoshi1s,miaoge1s:integer range 0 to 9;signal shishi2s,shige2s,fenshi2s,fenge2s,miaoshi2s,miaoge2s:integer range 0 to 9;signal shishi3s,shige3s,fenshi3s,fenge3s,miaoshi3s,miaoge3s:integer range 0 to 9;signal fenshis,fenges,miaoshis,miaoges,xmiaoshis,xmiaoges: integer range 0 to 9;signal a0s,a1s,a3s,a4s,a6s,a7s: integer range 0 to 9;signal clk_10000s,clk_100s, clk_1s: std_logic;begin --元件例化u1:paobiao port map(clk_1=>clk_1s,jian8=>jian8,shishi1=>shishi2s,shige1=>shige2s,fenshi1=>fenshi2s,fenge1=>fenge2s,miaoshi 1=>miaoshi2s,miaoge1=>miaoge2s,shishi2=>shishi1s,shige2=>shige1s,fenshi2=>fenshi1s,fenge2=>fenge1s,miaoshi2=>m iaoshi1s,miaoge2=>miaoge1s);u2:xianshi port map(clk_10000=>clk_10000s,jian4=>jian4,moshi=>moshis,a0=>a0s,a1=>a1s,a3=>a3s,a4=>a4s,a6=>a6s,a7=>a7s,sg11=>sg,bt11=>bt);u3:settime port map(moshi=>moshis,jian5=>jian5,jian4=>jian4,shishi=>shishi2s,shige=>shige2s,fenshi=>fenshi2s,fenge=>fenge2s,miaoshi=>miaosh i2s,miaoge=>miaoge2s);u4:moshi port map(jian7=>jian7,moshi=>moshis);u5:mux5_1 port map(moshi=>moshis,shishi1=>shishi1s,shige1=>shige1s,fenshi1=>fenshi1s,fenge1=>fenge1s,miaoshi1=>m iaoshi1s,miaoge1=>miaoge1s,shishi2=>shishi2s,shige2=>shige2s,fenshi2=>fenshi2s,fenge2=>fenge2s,miaoshi2=>m iaoshi2s,miaoge2=>miaoge2s,shishi3=>shishi3s,shige3=>shige3s,fenshi3=>fenshi3s,fenge3=>fenge3s,miaoshi3=>m iaoshi3s,miaoge3=>miaoge3s,fenshi=>fenshis,fenge=>fenges,miaoshi=>miaoshis,miaoge=>miaoges,xmiaoshi=>x miaoshis,xmiaoge=>xmiaoges,a0=>a0s,a1=>a1s,a3=>a3s,a4=>a4s,a6=>a6s,a7=>a7s);u6:miaobiao port map(clk_100=>clk_100s,moshi=>moshis,jian5=>jian5,jian4=>jian4,fenshi=>fenshis,fenge=>fenges,miaoshi=>miaoshis,miaoge=>miaoges,xmiaoshi=>xmiao shis,xmiaoge=>xmiaoges);u7:fenpin port map(clk_10M=>clk_10m,clk_10000=>clk_10000s,clk_100=>clk_100s,clk_1 =>clk_1s);u8:naozhongset port map(moshi=>moshis,jian5=>jian5,jian4=>jian4,shishi=>shishi3s,shige=>shige3s,fenshi=>fenshi3s,fenge=>fenge3s,miaoshi=>mi aoshi3s,miaoge=>miaoge3s);u9:naozhongspeaker port map(clk_100=>clk_100s,speaker=>speaker,shishi1=>shishi3s,shige1=>shige3s,fenshi1=>fenshi3s,fenge1=>fenge3s,miaoshi1=>m iaoshi3s,miaoge1=>miaoge3s,shishi2=>shishi1s,shige2=>shige1s,fenshi2=>fenshi1s,fenge2=>fenge1s,miaoshi2=>m iaoshi1s,miaoge2=>miaoge1s);end;。

一、设计要求设计一个电子时钟，并使它具有自动运行的功能。

要求：1、用数码管显示：小时、分、秒。

24小时制或12小时制均可。

2、应用所学知识，产生1s的时钟信号，然后经过进位计数器，最后经过数码管示。

3、对使用何种电子元件及数量无要求。

二、设计思路电子时钟主要为秒信号发生器，计数部分和显示部分组成，用石英晶体震荡构成秒信号发生器，将信号输入计数部分，然后显示。

1、时钟信号：用555计时器和74LS161计数器实现1Hz的方波信号2、进位计数：用74LS90实现60，60，24进制，即实现时钟的计时3、显示设置：用数码管接74LS90实现时间的显示三、电子元件1、七段显示器6个2、计数器（74LS161）4个3、计数器（74LS90）6个4、与非门（74LS00）2个5、反相器（74LS04）2个5、石英晶体1个6、电阻、电容、导线等四、流程设计1、信号发生部分石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整、它是电子时钟的核心，用它产生标准频率信号，在由分频器分成秒时间脉冲。

下图为用反向器与石英晶体构成的振荡电路：（反向器与石英晶体构成的振荡电路）石英晶体振荡器选用32768Hz的石英晶体，发生的信号不符合要求，但通过分频，课产生1Hz的秒信号。

因为32768÷16÷16÷16÷8=1，所以用3个16分频和1个8分频就可以使信号达到要求。

用4个16进制计数器74LS161组成分频电路，与晶振部分共同组成信号发生部分。

如下图：（1Hz信号发生器）2、计数部分和显示部分整个计数器电路由秒计数器、分计数器、时计数器串接而成。

计数器之间采用并行接法，将进位输出信号接到置数端实现清零功能。

秒计数器和分计数器各自由一个十进制计数器和一个六进制计数器组成，形成两个六十进制计数器。

时计数器为两个十进制计数器接成的二十四计数器。

（本部分全部用74LS90计数器实现）秒计数器的设计：秒位60进制计数及显示电路四输入的数码管（显示作用）60秒后给分位的时钟信号信号发生器产生的1Hz信号分计数器的设计：分位60进制计数及显示电路四输入的数码管（显示作用）60分后给小时位的时钟信号从秒计数器来的时钟信号小时位采用24小时计时制设计过程：采用芯片为74LS90的2-10进制计数器，数量为两片。

51单片机电子时钟设计电子时钟是一种非常实用的电子设备，它可以准确地显示时间，并拥有一系列的功能，如闹钟、日历等。

使用51单片机设计电子时钟，可以实现这些功能，同时还能够进行功能扩展，更好地满足用户需求。

首先，我们需要硬件上的准备工作。

51单片机需要与时钟（晶振）和显示器（LCD模块）进行连接。

晶振是提供单片机时钟脉冲的源头，LCD模块用于显示时间和各种功能。

同时，在电路中还需要进行一些扩展，如实时时钟模块（RTC模块）、按键模块等。

在软件设计方面，主要需要考虑以下几个方面：1.时钟脉冲：通过配置晶振的频率，可以生成单片机所需的时钟脉冲。

这个脉冲控制了单片机的运行速度，从而影响到时钟的准确性。

需要根据晶振频率进行相关配置。

2.时间的获取和计算：通过RTC模块可以获取当前的时钟数据（包括年、月、日、时、分、秒）。

在程序中，需要通过相应的接口获取这些数据，并进行计算。

比如，在显示时钟的时候，可以通过获取秒数、分钟数和小时数，并将其转换为相应的字符串进行显示。

3.菜单和按键功能：为了实现更多的功能，我们可以通过按键来实现菜单切换和功能选择。

在程序中，需要对按键进行扫描，判断按键的状态，然后进行相应的操作。

比如，按下菜单键可以进入菜单界面，通过上下键选择不同的功能，再通过确定键进行确认。

4.闹钟功能：闹钟功能是电子时钟中常见的功能之一、通过设置闹钟时间，并进行闹钟的开启或关闭，可以在指定的时间点触发相应的报警动作。

在程序中，需要编写逻辑判断闹钟是否到达指定的时间，然后触发报警。

5.日历功能：除了显示时间，电子时钟还可以显示当前的日期，包括年、月、日。

在程序中，需要编写相关的逻辑来获取日期数据，并进行显示。

通过以上的步骤，我们可以基本实现一个简单的电子时钟功能。

当然，根据用户的需求，还可以进行更多的功能扩展，比如添加温湿度监测、自动调光等功能。

总结起来，51单片机电子时钟的设计主要包括硬件和软件两个方面。

一、任务技术指标设计一个数字电子钟（1）能显示小时、分钟和秒；（2）能进行24小时和12小时转换；（3）具有小时和分钟的校时功能。

二、总体设计思想1.基本原理该数字钟由振荡器、分频器、计数器、译码器、显示器和校时电路等六部分组成。

振荡器产生的钟标信号送到分频器，分频电路将时标信号分成每秒一次的方波秒信号。

秒信号送入计数器进行计数，计数到60秒后向分进位，同理计数到60分后向小时进位，并将计数的结果以BCD-七段显示译码器显示出来。

计数选用十进制计数器74LS760D，校时电路通过选通开关对“时”和“分”进行校时。

二十四小时和十二小时的转换也可以用开关进行选择。

2.系统框图如图1：振荡器产生的钟标信号送到分频器，分频电路将时标信号送至计数器。

计数器通过译码显示把累计的结果以“时”、“分”、“秒”的数字显示出来。

整个过程中可选择用校时电路进行校时。

图1 系统框图三、具体设计1.总体设计电路该数字钟由振荡器、分频器、计数器、显示器和校时电路组成。

振荡器产生的钟标信号送到分频器，分频电路将时标信号分成每秒一次的方波秒信号。

秒信号送入计数器进行计数，计数到60秒后向分进位，同理分计数器计数到60分后向小时进位，并将计数的结果以BCD-七段显示译码器显示出来。

计数选用十进制计数器74LS760D，校时电路通过选通开关对“时”和“分”进行校时。

二十四小时和十二小时的转换可以用开关进行选择。

图2 总体电路图2.模块设计（1）振荡器的设计振荡器是数字钟的核心。

振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。

石英晶体振荡器的作用是产生时间标准信号。

因此，一般采用石英晶体振荡器经过分频得到这一时间脉冲信号。

电路中采用的是将石英晶体与对称式多谐振荡器中的耦合电容串联起来，就组成了如图3所示石英晶体多谐振荡器。

图3振荡器电路图和仿真波形图（2）分频器的设计对于分频器的设计选定74LS90集成芯片。

电子时钟设计报告电子时钟是一款具有非常广泛应用的时钟，它通过电子元器件来实现时间的显示和调节。

随着电子技术的不断发展，人们对电子时钟的要求也越来越高，如何设计一款性能稳定、视觉效果好的电子时钟成为了设计者们的一个重要任务。

本文将着重探讨电子时钟的设计报告，包括设计原理、电路图、主要组成部分、工艺流程等方面内容，以帮助设计者更好地理解电子时钟的设计方法与原理。

一、设计原理电子时钟的工作原理是将系统时钟的时分秒等信息经过处理（包括计数、译码、调制等过程）后，驱动数码管、发声器等输出设备进行显示或报警。

其设计的核心是时钟IC，一般使用时钟芯片作为时钟电路的核心，将各个元器件关联起来，形成一个完整的电路。

二、电路图电子时钟的电路图包含了时钟IC、晶振、电源、数码管、发声器等主要组成部分。

其中，晶振对于时钟的稳定性非常重要，它能提供高精度的振荡波形，保证整个时钟系统的稳定性和准确性；数码管是时钟的显示部分，负责将数字表示在数码管上；发声器用于报时提醒。

下图是一个示例电路图：三、主要组成部分1、时钟IC：它是电子时钟的核心部分，负责处理和计数时间信号，然后把时间信号转换成对应的数字信号，驱动数码管。

2、晶振：它提供了高精度的振荡波形，保证整个时钟系统的稳定性和准确性。

3、电源：它负责为整个时钟系统提供电能，是整个电路的动力来源。

4、数码管：它是时钟的显示部分，负责将时间数字显示在数码管上，提供时分秒等不同的显示格式。

5、发声器：它用于报时提醒，将报时信号转换成声音输出。

四、工艺流程电子时钟的工艺流程包含了设计、PCB 布局、元器件采购、组装及测试等环节。

其中，设计和PCB 布局是电子时钟工艺流程的核心环节。

1、设计：根据用户需求，确定电子时钟的功能和使用场景，然后选择适合的电路图，搭建电路图，并进行仿真调试。

这一阶段要尽可能地避免因为电路选择不当、元器件不匹配等问题导致的功能失效或提前故障。

2、PCB 布局：将电子时钟的各个元器件布置在PCB 上，合理布局，缩短信号通路，提高性能稳定性。

设计制作简易数字钟一、设计要求1、设计一振荡源，用于产生1Hz的脉冲信号；2、能完成从00时00分00秒到23时59分59秒走时，并实时显示时、分、秒；3、具有手动校时、校分、校秒功能。

发挥部分：具有正点报时功能。

要求在59分58秒开始报时，持续5秒钟。

二、总体设计方案1、方案选择数字钟实际上是由一个对标准频率（1HZ）进行计数的计数电路为主要部分构成的。

由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。

通常使用石英晶体振荡器电路来构成数字钟的标准时间基准信号。

数字钟的组成框图如下图所示。

数字钟计时周期是24，因此必须设置24计数器，秒、分、时由七段数码管显示。

为使数字钟走时与标准时间一致，校时电路是必不可少的。

设计中采用状态机控制校时，通过切换开关用秒脉冲或手动按键产生脉冲先后对“时”“分”“秒”计数器进行校时操作。

2、数字钟的构成（1）数字钟的构成：振荡器、分频器、计数器、译码器、ＬＥＤ数码管显示器等几部分。

附加功能的实现还需采用T’触发器及与门和或门及蜂鸣器组成报时电路。

（2）数字钟的时、分、秒实际上就是由一个24进制计数器（00-23），两个60进制计数器（00-59）级联构成。

设计数字钟实际上就是计数器的级联。

（3）芯片选型：由于24进制、60进制计数器均由集成计数器级联构成，且都包含有基本的十进制计数器，从设计简便考虑，芯片选择十进制计数器74LS390。

3、元器件列表：型号74LS00、74LS04、74LS08、74LS21、74LS32、74LS47、74LS74、74LS86、74LS390、CD4068、CD4060、CD4511。

晶体管8050、510欧姆电阻、LED、轻触开关、自锁开关、蜂鸣器、10p电容、晶振32768、10M电阻。

三、系统工作原理1、主计数部分原理图图1主计数部分原理图如图所示，用两个十进制计数器74LS390组成60进制计数器和24进制计数器，分别用于对分、秒和时的计数。

多功能电子时钟设计一、简介现代的电子时钟不仅仅具有显示时间的功能，还可以提供其他实用的功能，如闹钟、日历、温度显示等。

这种多功能电子时钟不仅在家庭中有广泛的应用，还在办公室、学校等场所发挥着重要的作用。

本文将设计一款具有多种功能的电子时钟。

二、主要功能1.时间显示：显示当前的小时、分钟和秒数。

2.闹钟功能：可以设置闹钟时间，并在设定的时间发出提示音。

3.日历功能：可以显示当前的日期和星期。

4.室内温度显示：可以测量当前的室内温度，并显示在屏幕上。

5.亮度调节：可以根据环境的光照情况调节屏幕的亮度。

6.背光功能：可以通过按钮控制屏幕的背光开关。

7.电池电量显示：可以显示当前电池的电量。

三、设计方案1.硬件设计（1）显示屏：选择一个大于7英寸的彩色液晶显示屏，用于显示时间、日期、温度等信息。

（2）CPU：选择一颗具有较快速度和较大内存的控制芯片，以确保系统的稳定运行。

（3）温度传感器：选择一个高精度的温度传感器，并将其与CPU连接，以实时获取室内温度。

（4）电池：选择一个高容量的可充电电池，以确保长时间使用时的续航能力。

（5）背光灯：选择一个高亮度且耗电量低的LED灯作为背光源。

（6）按钮：选择几个按钮用于调节时间、设置闹钟等操作。

2.软件设计（1）显示模块：设计一个显示模块，负责显示时间、日期、温度等信息。

（2）闹钟模块：设计一个闹钟模块，负责设置和触发闹钟。

（3）日历模块：设计一个日历模块，负责显示当前的日期和星期。

（4）温度模块：设计一个温度模块，负责测量并显示室内温度。

（5）亮度调节模块：设计一个亮度调节模块，负责根据环境光照情况调节屏幕的亮度。

（6）背光模块：设计一个背光模块，负责控制背光灯的开关。

（7）电池电量模块：设计一个电池电量模块，负责显示当前电池的电量。

四、功能实现1.时间的显示可以通过CPU和显示模块的协作实现，CPU读取当前的时间，并将其发送给显示模块，显示模块将时间显示在屏幕上。

电子时钟设计总结1. 引言电子时钟是一种用数字显示时间的设备，广泛应用于日常生活中。

它可以准确地显示当前的时间，并具有一些额外的功能，如闹钟、定时器等。

本文将总结设计电子时钟的过程，并讨论一些设计注意事项。

2. 硬件设计2.1 主控芯片选择选择适合的主控芯片是设计电子时钟的关键步骤之一。

主控芯片应具备以下特点： - 高性能：能够稳定运行各种功能，并提供充足的计算能力。

- 低功耗：通过合理地管理能源，延长电子时钟的使用时间。

- 多功能接口：提供与其他外围设备的连接接口，如显示屏、按键、声音输出等。

2.2 显示屏选择电子时钟显示屏通常有液晶显示屏（LCD）和数码管显示屏两种。

液晶显示屏适合显示更复杂的内容，而数码管显示屏则适合显示简单的数字信息。

根据实际需求，选择显示屏材质和类型，并配合主控芯片进行驱动。

2.3 声音输出设计对于具有闹钟功能的电子时钟，声音输出是不可或缺的。

设计时应考虑合适的声音输出模块，并通过主控芯片进行控制。

2.4 电源设计电子时钟通常使用直流电源供电，应根据需要设计适当的电源模块。

考虑到时钟的移动性，推荐使用可充电电池作为备用电源。

3. 软件设计3.1 实时时钟模块实时时钟模块是电子时钟的核心部分，用于记录和维护时间信息。

主控芯片应具备实时时钟功能，并与时钟振荡器配合使用，保证时间精度。

3.2 时间计算与显示主控芯片应具备时间计算功能，计算当前的小时、分钟和秒数，并将其显示在合适的显示屏上。

还应考虑到时区、夏令时等因素，确保时间的准确性。

3.3 闹钟功能设计电子时钟时，闹钟功能往往是不可或缺的一部分。

通过主控芯片和声音输出模块的配合，实现设置闹钟时间、触发闹钟并发出声音的功能。

3.4 其他功能设计根据需求，还可以为电子时钟添加一些其他功能，如定时器、温湿度显示等。

这些功能的实现依赖于主控芯片和适当的外围设备。

4. PCB设计PCB设计是将电子元件固定在电路板上的过程。

在设计电子时钟的PCB布线时，需要合理安排元件的位置，并考虑信号线的布置和分层，以降低噪声和电磁干扰。