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第三章 组合逻辑电路习题

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第3章--组合逻辑电路习题解答

第3章--组合逻辑电路习题解答

复习思考题3-1 组合逻辑电路的特点？ 从电路结构上看，组合电路只由逻辑门组成，不包含记忆元件，输出和输入之间无反馈。

任意时刻的输出仅仅取决于该时刻的输入，而与电路原来的状态无关，即无记忆功能。

3-2 什么是半加？什么是全加？区别是什么？若不考虑有来自低位的进位将两个1位二进制数相加，称为半加。

两个同位的加数和来自低位的进位三者相加，称为全加。

半加是两个1位二进制数相加，全加是三个1位二进制数相加。

3-3 编码器与译码器的工作特点？ 编码器的工作特点：将输入的信号编成一个对应的二进制代码，某一时刻只能给一个信号编码。

译码器的工作特点：是编码器的逆操作，将每个输入的二进制代码译成对应的输出电平。

3-4 用中规模组合电路实现组合逻辑函数是应注意什么问题？中规模组合电路的输入与输出信号之间的关系已经被固化在芯片中，不能更改，因此用中规模组合电路实现组合逻辑函数时要对所用的中规模组合电路的产品功能十分熟悉，才能合理地使用。

3-5 什么是竞争-冒险？产生竞争-冒险的原因是什么？如何消除竞争-冒险？ 在组合逻辑电路中，当输入信号改变状态时，输出端可能出现虚假信号----过渡干扰脉冲的现象，叫做竞争冒险。

门电路的输入只要有两个信号同时向相反方向变化，这两个信号经过的路径不同，到达输入端的时间有差异，其输出端就可能出现干扰脉冲。

消除竞争-冒险的方法有：接入滤波电容、引入选通脉冲、修改逻辑设计。

习 题3-1试分析图3.55所示各组合逻辑电路的逻辑功能。

解： (a)图 (1) 由逻辑图逐级写出表达式：)()(D C B A Y ⊕⊕⊕=(2) 化简与变换：令DC Y B A Y ⊕=⊕=21则 21Y Y Y ⊕=(3)由表达式列出真值表，见表3.1。

输入 中间变量 中间变量 输出 A B C D Y 1 Y 2 Y 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 10 0 0 0 1 1 1 1 1 1 1 1 0 0 0 00 1 1 0 0 1 1 0 0 1 1 0 0 1 1 00 1 1 0 1 0 0 1 1 0 0 1 0 1 1 0(4)分析逻辑功能：由真值表可知，该电路所能完成的逻辑功能是：判断四个输入端输入1的情况，当输入奇数个1时，输出为1，否则输出为0。

(完整)3组合逻辑电路习题解答

(完整)3组合逻辑电路习题解答

(完整)3组合逻辑电路习题解答自我检测题1．组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 有关 ,与以前的输入信号 无关 。

2．在组合逻辑电路中，当输入信号改变状态时，输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险 。

3．8线—3线优先编码器74LS148的优先编码顺序是7I 、6I 、5I 、…、0I ，输出为2Y 1Y 0Y 。

输入输出均为低电平有效。

当输入7I 6I 5I …0I 为11010101时，输出2Y 1Y 0Y 为 010 .4．3线—8线译码器74HC138处于译码状态时,当输入A 2A 1A 0=001时，输出07Y ~Y = 11111101 。

5．实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器 。

6．根据需要选择一路信号送到公共数据线上的电路叫 数据选择器 。

7．一位数值比较器,输入信号为两个要比较的一位二进制数,用A 、B 表示，输出信号为比较结果：Y (A ＞B )、Y (A ＝B )和Y (A ＜B )，则Y (A ＞B ）的逻辑表达式为B A 。

8．能完成两个一位二进制数相加，并考虑到低位进位的器件称为 全加器 。

9．多位加法器采用超前进位的目的是简化电路结构 × 。

(√，× ） 10．组合逻辑电路中的冒险是由于 引起的。

A ．电路未达到最简 B ．电路有多个输出C ．电路中的时延D ．逻辑门类型不同11．用取样法消除两级与非门电路中可能出现的冒险，以下说法哪一种是正确并优先考虑的？ A ．在输出级加正取样脉冲 B ．在输入级加正取样脉冲 C ．在输出级加负取样脉冲 D ．在输入级加负取样脉冲12．当二输入与非门输入为 变化时，输出可能有竞争冒险。

A ．01→10B ．00→10C ．10→11D ．11→01 13．译码器74HC138的使能端321E E E 取值为 时，处于允许译码状态。

A ．011 B ．100 C ．101 D ．01014．数据分配器和 有着相同的基本电路结构形式。

第3章组合逻辑电路习题答案

第3章组合逻辑电路习题答案

第 3 章 组合逻辑电路3.1 试分析图 3.59 所示组合逻辑电路的逻辑功能，写出逻辑函数式，列出真值表，说明电路完成的逻辑功能。

A =1 =1L 1A1 ≥1L 1A =1B BC≥1=1L&&L 2C =1L 2≥1&B1L 3D(a) (b) (c)图 3.59题 3.1图解：由逻辑电路图写出逻辑函数表达式： 图 a ： L A BC D图 b ：L 1A B CL 2( )(A B )ABCA BAB C图 c ： L 1ABABL 2ABABABABL 3ABAB由逻辑函数表达式列写真值表：A B C D L 0 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 0 1 0 1 0 1 00 1 1 0 0A BC L 1 L 20 1 1 1 10 0 0 0 01 0 0 0 11 0 0 1 0 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 A B L 1 L2 L 31 0 1 1 10110 11 0 0 1 0 0 0 0 1 0 1 1 0 0 01 1 0 1 1 1 0 1 0 1 0 1 0 0 1 11 1 0 1 1 1 0 0 1 1 0 1 0 01111111 11111由真值表可知：图 a 为判奇电路，输入奇数个 1 时输出为 1；图 b 为全加器 L 1 为和，L 2 为进位；图 c 为比较器 L 1 为 1 表示 A>B ， L 2 为 1 表示 A=B, L 3 为 1 表示 A<B.3.3 设有四种组合逻辑电路，它们的输入波形（ A 、 B 、 C 、D ）如图 3.61 所示，其对应的输出波形分别为 W 、 X 、 Y 、 Z ，试分别写出它们逻辑表达式并化简。

输入ABCD输出WXYZ图 3.61题 3.3图解：BACBABABADC ABAD C B 0111100001111000011110DC00DC DC0010011001101111DC A0111CBA0111 DCB CB 1111111111110111DC A1011101DC A D B1W DC A C B DC A CBA X D B B A DC A CBA Y DC B DCB DC A 输入ABCD输出WXYZW( DCBA )(3,4,5,6,8,10,11,12,13) DC A DC A CBA C BBA00011110DC0001111DCB 11111CA DBA 1011DBA Z DCB CA DBA D BAX ( DCBA )(0,2,4,7,8,9,12,13,15) BA DB CBA DC AY(DCBA )(0,1,6,7,8,10) DCB DCB DC AZ (DCBA )(5,6,7,8,11,12,13,15)CA DBA DBA DCB3.4X 、Y 均为四位二进制数，它们分别是一个逻辑电路的输入和输出。

3组合逻辑电路习题解答

3组合逻辑电路习题解答

3组合逻辑电路习题解答 33自我检测题1．组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 有关 ，与以前的输入信号 无关 。

2．在组合逻辑电路中，当输入信号改变状态时，输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险 。

3．8线—3线优先编码器74LS148的优先编码顺序是7I 、6I 、5I 、…、0I ，输出为2Y 1Y 0Y 。

输入输出均为低电平有效。

当输入7I 6I 5I …0I 为11010101时，输出2Y 1Y 0Y 为010 。

4．3线—8线译码器74HC138处于译码状态时，当输入A 2A 1A 0=001时，输出07Y ~Y = 11111101 。

5．实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器 。

6．根据需要选择一路信号送到公共数据线上的电路叫 数据选择器 。

7．一位数值比较器，输入信号为两个要比较的一位二进制数，用A 、B 表示，输出信号为比较结果：Y (A ＞B ) 、Y (A ＝B )和Y (A ＜B )，则Y (A ＞B )的逻辑表达式为B A 。

8．能完成两个一位二进制数相加，并考虑到低位进位的器件称为 全加器 。

9．多位加法器采用超前进位的目的是简化电路结构 × 。

（√，× ） 10．组合逻辑电路中的冒险是由于 引起的。

A ．电路未达到最简 B ．电路有多个输出C ．电路中的时延D ．逻辑门类型不同11．用取样法消除两级与非门电路中可能出现的冒险，以下说法哪一种是正确并优先考虑的？A ．在输出级加正取样脉冲B ．在输入级加正取样脉冲C ．在输出级加负取样脉冲D ．在输入级加负取样脉冲12．当二输入与非门输入为 变化时，输出可能有竞争冒险。

A ．01→10B ．00→10C ．10→11D ．11→0113．译码器74HC138的使能端321E E E 取值为 时，处于允许译码状态。

A ．011 B ．100 C ．101 D ．01014．数据分配器和 有着相同的基本电路结构形式。

3组合逻辑电路习题解答

3组合逻辑电路习题解答

3组合逻辑电路习题解答 33自我检测题1．组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 有关 ，与以前的输入信号 无关 。

2．在组合逻辑电路中，当输入信号改变状态时，输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险 。

3．8线—3线优先编码器74LS148的优先编码顺序是7I 、6I 、5I 、…、0I ，输出为2Y 1Y 0Y 。

输入输出均为低电平有效。

当输入7I 6I 5I …0I 为11010101时，输出2Y 1Y 0Y 为010 。

4．3线—8线译码器74HC138处于译码状态时，当输入A 2A 1A 0=001时，输出07Y ~Y = 11111101 。

5．实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器 。

6．根据需要选择一路信号送到公共数据线上的电路叫 数据选择器 。

7．一位数值比较器，输入信号为两个要比较的一位二进制数，用A 、B 表示，输出信号为比较结果：Y (A ＞B ) 、Y (A ＝B )和Y (A ＜B )，则Y (A ＞B )的逻辑表达式为B A 。

8．能完成两个一位二进制数相加，并考虑到低位进位的器件称为 全加器 。

9．多位加法器采用超前进位的目的是简化电路结构 × 。

（√，× ） 10．组合逻辑电路中的冒险是由于 引起的。

A ．电路未达到最简 B ．电路有多个输出C ．电路中的时延D ．逻辑门类型不同11．用取样法消除两级与非门电路中可能出现的冒险，以下说法哪一种是正确并优先考虑的？A ．在输出级加正取样脉冲B ．在输入级加正取样脉冲C ．在输出级加负取样脉冲D ．在输入级加负取样脉冲12．当二输入与非门输入为 变化时，输出可能有竞争冒险。

A ．01→10B ．00→10C ．10→11D ．11→0113．译码器74HC138的使能端321E E E 取值为 时，处于允许译码状态。

A ．011 B ．100 C ．101 D ．01014．数据分配器和 有着相同的基本电路结构形式。

数字电子技术第三章(组合逻辑电路)作业及答案

数字电子技术第三章(组合逻辑电路)作业及答案

第三章（组合逻辑电路）作业及答案1、写出图3-1所示组合逻辑电路中输入输出的逻辑关系式和真值表。

图3-1：组合逻辑电路逻辑图解：（1）C A A AC B AY +=++=1（2）D B C B A CD B A CD B A D BD CD A B A Y ++=++=+=++=）（2 2、试分析图3-2所示组合逻辑电路，写出其逻辑函数表达式。

若设S 1﹑S 0为功能控制信号，A ﹑B 为输入信号，L 为输出，说明当S 1﹑S 0取不同信号值时，电路所实现的逻辑功能。

图3-2：组合逻辑电路逻辑图3、试用与门、或门和非门，或者与门、或门和非门的组合来实现如下各逻辑函数关ABS 1S=1=1&=1系，画出相应的逻辑电路图。

（1）1Y AB BC=+（2）2Y A C B=+（）（3）3Y ABC B EF G=++（）&&1≥Y1.1ABC.&1≥Y2.1ABC&1≥1≥&&1ABC.EFG.Y3...4、试用门电路设计4线-2线优先编码器，输入、输出信号都是高电平有效，要求任一按键按下时，G S为1，否则G S=0；还要求没有按键按下时，E O信号为1，否则为0。

5、试用逻辑门电路设计一个2选1数据选择器，输入信号为A、B，选择信号为S，输出信号为Y，要求写出真值表、逻辑函数表达式和画出逻辑电路图。

6、某公司3条装配线各需要100kW电力，采用两台发电动机供电，一台100kW，另外一台是200kW，3条装配线不同时开工，试设计一个发电动机控制电路，可以按照需求启动发电动机以达到节电的目的。

7、图3-3是由3线/8线译码器74LS138和与非门构成的组合逻辑电路，试写出P和P2的逻辑表达式，并列出真值表，说明其逻辑功能。

1BIN/OCT01201234567B AC 10074LS138P 1P 2图3-3 组合逻辑电路图8、试用3线-8线译码器74LS138和与非门实现以下多输出函数：1F AB C AB BC AC =++（，，） ∑=），，，（），，（75422m C B A F9、图3-4是由八选一数据选择器74LS151构成的组合逻辑电路，试写出当G 1G 0为各种不同取值时输出Y 与输入A 、B 的逻辑函数表达式。

数字电子技术基础第三版第三章答案

在数字电路中，需要将数字量的代码经过译码，送到数字显示器显示。能把数字量翻译成数字显示器能识别的译码器称为数字显示译码器，常用的有七段显示译码器。
题3.10数据选择器和数据分配器各具有什么功能？若想将一组并行输入的数据转换成串行输出，应采用哪种电路？
答：数据选择器根据控制信号的不同，在多个输入信号中选择其中一个信号输出。数据分配器则通过控制信号将一个输入信号分配给多个输出信号中的一个。若要将并行信号变成串行信号应采用数据选择器。
试设计符合上述要求的逻辑电路（器件不限）。
解：题目中要求控制信号对不同功能进行选择，故选用数据选择器实现，分析设计要求，得到逻辑表达式：
。
4选1数据选择器的逻辑表达式：
。
对照上述两个表达式，得出数据选择器的连接方式为：
A0=C1，A1=C2， ， ， ， 。
根据数据选择器的连接方程，得到电路如习题3.3图所示。
1
0
0 0
1 0 0 0
1
0
1 0
1 0 0 1
1
1
1 1
1 0 1 0
1
1
0 1
1 0 1 1
1
0
0 0
1 1 0 0
0
0
1 1
1 1 0 1
0
1
1 0
1 1 1 0
0
1
1 0
1 1 1 1
0
0
0 1
（3）由真值表，作函数卡诺图如习题3.1图（b）所示。
卡诺图化简函数，得到最简与或式：
变换F2的表达式
（2）定义逻辑变量0、1信号的含义。无论输入变量、输出变量均有两个状态0、1，这两个状态代表的含义由设计者自己定义。
（3）再根据设计问题的因果关系以及变量定义，列出真值表。

数字电路与数字逻辑3组合逻辑电路习题解答

3 33习 题1．解： CO =AB +BC +ACAC BC AB C B A ABC CO C B A ABC S +++++=+++=）（）（AC BC AB C B A ABC ）（+++=AC BC AB C AC BC AB B AC BC AB A ABC +++= A B AB C AC C A B C BC B A ABC +++= C B A C B A C B A ABC +++=真值表A B C S CO A B C S CO 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 011111111电路功能：一位全加器，A 、B 为两个加数，C 为来自低位的进位，S 是相加的和，CO 是进位。

2．解：处于工作状态的译码器C 、D 应输入的状态C D ① 0 0 ② 0 1 ③ 1 0 ④11逻辑功能：由74LS139构成的4线—16线译码器3．解：由图可见，74HC138的功能扩展输入端必须满足E 1＝1、032==E E 才能正常译码，因此E 1＝A 3＝1；542A A E =，即A 4＝1，A 5＝1； 0763=+=A A E ，即A 6＝0，A 7＝0。

所以，该地址译码器的译码地址范围为A 7A 6A 5A 4A 3A 2A 1A 0＝00111A 2A 1A 0＝00111000～3 3400111111，用十六进制表示即为38H ～3FH 。

输入、输出真值表如表P3.3-1所示。

表3.3-1 地址译码器的真值表4．解：由图写出逻辑函数并化简，得02460246L Y Y Y Y Y Y Y Y A BC ABC ABC ABC C ==+++=+++=5． 解：F AB B C A B C AB C ABC ABC =+=+++3 359．解：4选1数据选择器的逻辑表达式为： 301201101001D A A D A A D A A D A A Y +++=将A 1=A ，A 0=B ，D 0=1，D 1=C ，C D =2，D 3=C 代入得 ABC C B A BC A C B A C B A ABC C B A BC A B A Y ++++=+++=根据表达式可画出波形图：C ABL10．解：（1）写出逻辑函数表达式： C AB C B A BC A C B A C B A L ++++=（2）用卡诺图化简3 3611．解：567m m m ABC C B A ABC C AB AC AB L ++=+++=+=13． 解：D C B D C D D C A D C B D C C A F +++=++=)(0⋅+++=+++=CD D C D C A D C AB D C B D C D C A D C A令A 1=C ，A 0=D ，AB D =0，A D =1，D 2=1，D 3=0 连线图：14． 解：3 371。

组合逻辑电路练习题及答案.

第三章 组合逻辑电路练习题及答案[3.1] 分析图P3.1电路的逻辑功能，写出Y 1、、Y 2的逻辑函数式，列出真值表，指出电路完成什么逻辑功能。

[解]BCAC AB Y BC AC AB C B A ABC Y ++=+++++=21)(B 、C 为加数、被加数和低位的进位，Y 1为“和”，Y 2为“进位”。

[3.2] 图P3.2是对十进制数9求补的集成电路CC14561的逻辑图，写出当COMP=1、Z=0、和COMP=0、Z=0时，Y 1～Y 4的逻辑式，列出真值表。

[解]（1）COMP=1、Z=0时，TG 1、TG 3、TG 5导通，TG 2、TG 4、TG 6关断。

3232211 , ,A A Y A Y A Y ⊕===， 4324A A A Y ++=（2）COMP=0、Z=0时，Y 1=A 1， Y 2=A 2， Y 3=A 3， Y 4=A 4。

COMP =0、Z=0的真值表从略。

[3.3] 用与非门设计四变量的多数表决电路。

当输入变量A 、B 、C 、D 有3个或3个以上为1时输出为1，输入为其他状态时输出为0。

[解] 题3.3的真值表如表A3.3所示，逻辑图如图A3.3所示。

ABCD D ABC D C AB CD B A BCD A Y ++++=BCD ACD ABC ABC +++=B C D A C D A B D A B C ⋅⋅⋅=[3.4] 有一水箱由大、小两台泵M L 和M S 供水，如图P3.4所示。

水箱中设置了3个水位检测元件A 、B 、C 。

水面低于检测元件时，检测元件给出高电平；水面高于检测元件时，检测元件给出低电平。

现要求当水位超过C 点时水泵停止工作；水位低于C 点而高于B 点时M S 单独工作；水位低于B 点而高于A 点时M L 单独工作；水位低于A 点时M L 和M S 同时工作。

试用门电路设计一个控制两台水泵的逻辑电路，要求电路尽量简单。

[解] 题3.4的真值表如表A3.4所示。

3组合逻辑电路习题解答

自我检测题1．组合逻辑电路任何时刻的输出信号.与该时刻的输入信号 有关 .与以前的输入信号 无关 。

2．在组合逻辑电路中.当输入信号改变状态时.输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险 。

3．8线—3线优先编码器74LS148的优先编码顺序是7I 、6I 、5I 、…、0I .输出为2Y 1Y 0Y 。

输入输出均为低电平有效。

当输入7I 6I 5I …0I 为11010101时.输出2Y 1Y 0Y 为010 。

4．3线—8线译码器74HC138处于译码状态时.当输入A 2A 1A 0=001时.输出07Y ~Y = 11111101 。

5．实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器 。

6．根据需要选择一路信号送到公共数据线上的电路叫 数据选择器 。

7．一位数值比较器.输入信号为两个要比较的一位二进制数.用A 、B 表示.输出信号为比较结果：Y (A ＞B ) 、Y (A ＝B )和Y (A ＜B ).则Y (A ＞B )的逻辑表达式为B A 。

8．能完成两个一位二进制数相加.并考虑到低位进位的器件称为 全加器 。

9．多位加法器采用超前进位的目的是简化电路结构 × 。

（√.× ） 10．组合逻辑电路中的冒险是由于 引起的。

A ．电路未达到最简 B ．电路有多个输出C ．电路中的时延D ．逻辑门类型不同 11．用取样法消除两级与非门电路中可能出现的冒险.以下说法哪一种是正确并优先考虑的？A ．在输出级加正取样脉冲B ．在输入级加正取样脉冲C ．在输出级加负取样脉冲D ．在输入级加负取样脉冲12．当二输入与非门输入为 变化时.输出可能有竞争冒险。

A ．01→10B ．00→10C ．10→11D ．11→0113．译码器74HC138的使能端321E E E 取值为 时.处于允许译码状态。

A ．011 B ．100 C ．101 D ．01014．数据分配器和 有着相同的基本电路结构形式。

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第三章 组合逻辑电路
习题集
1、 某图书馆上午8时至12时、下午2时至6时开馆，在
开馆时间内图书馆门前的指示灯要亮，试设计一控制指 示灯亮的逻辑电路。
解：根据题目的条 件，可将电子计时 装置的输出ABCD设 为输入变量，再加 上一个区分上午、 下午的标志信号T， 其中T=0表示1点至 12点，T=1表示13点 至24点。4位二进制 数ABCD表示1~12点。 根据题目要求，列 真值表如右图示：
解：设主裁判为变量A，副裁判分别为B和C；表示成功与 否的灯为Y，根据逻辑要求列出真值表。
ABC
Y
ABC
Y
000
0
100
0
001
0
101
1
010
0
110
1
011
0
111
1
Y m5 m6 m7 AB C ABC ABC
AB
C 00 01 11 10
0
1
1 11
由上卡诺图得表达式： Y= AB +AC
5、试用译码器和门电路实现逻辑函数：
L AB BC AC
解：将逻辑函数转换成最小项表
L
达式，再转换成与非—与非形式。
&
L ABC ABC ABC ABC
m3 m5 m6 m7
m3 m5 m6 m7
用 一 片 74138 加 一 个 与 非 门就可实现该逻辑函数。
Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 74138
卡诺图为： 由真值表及卡诺图可得：
1）用分立门电路实现：
2）用数据选择器实现：
由表达式可知，我们可以用16选1数据选择器实现逻辑 电路。
3）用4线-16线译码器实现：
3、试用8选1数据选择器74LS151和必要的门电路实现下列 逻辑函数：
（1）用两片74LS151通过扩展法实现。 （2）用一片74LS151实现。
G1 G2AG2B A2 A1 A0
1 00 AB C
6、 某组合逻辑电路的真值 表如表所示，试用译码器和 门电路设计该逻辑电路。 解：写出各输出的最小项 表达式，再转换成与非— 与非形式:
L ABC ABC ABC ABC m1 m2 m4 m7 m1 m2 m4 m7
F ABC ABC ABC m3 m5 m6 m3 m5 m6
1 AB
0 C
1
9、设计一个楼上、楼下开关的控制逻辑电路来控制楼梯 上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后， 用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电 灯，下楼后，用楼下开关关灭电灯。
解：设楼上开关为A，
楼下开关为B，灯泡为
AB
Y
Y。并设A、B闭合时为
00
0
1，断开时为0；灯亮
解：将逻辑函数转换成最 小项表达式：
L ABC ABC ABC ABC
=m3+m5+m6+m7
画出连线图。
8、试用4选1数据选 择器实现逻辑函数：
L AB BC AC 解：将A、B接到地址输入端，C加到适当的数据输入端。 作出逻辑函数L的真值表，根据真值表画出连线图。
L
Y 4选1数据选择器 A1 A 0 D3 D2 D1 D0
解：利用全加器和补码运算的规则，设计一个全减器。利 用2个数之差和借位判断其大小关系，即
A3 A2 A1A0 B3B2B1B0 S3S2S1S0 S
CO为向高位的借位。如A>B,S=1；如A<B,S=0时借位CO=0； 如A=B，S和CO均为0。
逻辑电路图：
解：(1) 用两片74LS151实现：
(2) 用一片74LS151实现：
4、组合电路如图所示，分析该电路的逻辑功能。
解：（1）由逻辑图逐级写出逻辑表达式。为了写表达式
方便，借助中间变量P。
（2）化简与变换：
（3）由表达式列出真值表。 （4）分析逻辑功能 ：
当A、B、C三个变量不
一 致 时 ， 电 路 输 出 为 “ 1” ， 所以这个电路称为“不一 致电路”
G ABC ABC ABC ABC m0 m2 m4 m6 m0 m2 m4 m6
用一片74138加三个与非门就可实现该组合逻辑电路。
G
F
L
&
&
&
Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
74138
G1 G2AG2B
A2 A1 A0
1 00
AB C
7、试用8选1数据选择器74151实现逻辑函数： L AB BC AC
01 0
1
1
1
11 1
0
0
1
10 00Fra bibliotek01
D1=D D3=0 D7=0 D5=1
④画连线图
L Y 74LS151 D0 D1 D2 D3 D4 D5 D6 D7 A2 A1 A0 EN
DD10D110 A BC 0
12、试用4位全加器和最少的门电路，设计一个将两个二 进制数
A A3 A2 A1A0 、 B B3B2B1B0 相比较的大小比较器。
01
1
时Y为1，灯灭时Y为0。
10
1
根据逻辑要求列出真
值表。
11
0
由真值表可得表达式： Y AB AB
用与非门实现
Y AB AB
A
&
&
&
Y
&
B
用异或门实现
A
=1
Y
Y AB
B
10、用与非门设计一个举重裁判表决电路。设举重比赛有 3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁 决由每一个裁判按一下自己面前的按钮来确定。只有当两 个或两个以上裁判判明成功，并且其中有一个为主裁判时， 表明成功的灯才亮。
根据真值表，写出化简后的逻辑表达式为：
画逻辑图:
2、某单位举办文艺晚会，男同志持红票入场，女同志持
黄票入场，持绿票的不分男女均可以入场，试设计一控制
入场放行的逻辑电路，并分别用分立门电路、数据选择器、 译码器来实现。
解：用A为1、0分别表示持票者为男、女同志，用B、C、 D为1分别表示持票者有红、黄、绿票，规定每人最多只 能持有1张票，有2张或2张以上者为约束项。F=1表示放行。 根据要求，列真值表如下：
Y AB AC
A
&
B
&
Y
A
&
C
11、用数据选择器实现函数:
L(A, B,C, D) m(0,3,4,5,9,10,11,12,13)
解：①选用8选1数据选择器74LS151
②设A2=A、A1=B、A0=C
③求Di
D0=D D2=1 D6=1 D4=D
AB
CD
00 01 11 10
00 1
1
1
0