synopsys Design Complier 中文教程

Design Compiler 使用简要说明Design Compiler可以针对层次化的组合电路或者时序电路的速度、面积和可布性进行优化。

按照所定义的电路的测量特征所要达到的目标，Design Compiler综合一个电路并将其放入目标库中，这样可以生成适用于你的计算机辅助设计工程（CAE）工具的原理图或网表。

综合的过程如下图：•读入设计及其子设计。

•设置顶层的设计特性参数•设置实际时序和面积目标参数•执行check_design验证设计，识别并且更正错误•进行Design Compiler优化在db、verilog、vhdl文件夹下设计内容都是一样的，只是形式不一样。

Db文件夹：ALARM_BLOCK.db ALARM_COUNTER.db ALARM_SM.dbALARM_STATE_MACHINE.db COMPARATOR.dbHOURS_FILTER.db MUX.db TIME_BLOCK.dbTIME_COUNTER.dbTIME_STATE_MACHINE.db CONVERTOR.pla CONVERTOR_CKT.db TOP.dbVerilog文件夹：ALARM_BLOCK.v ALARM_COUNTER.v ALARM_SM.vALARM_STATE_MACHINE.v COMPARATOR.vHOURS_FILTER.v MUX.vTIME_BLOCK.vTIME_COUNTER.vTIME_STATE_MACHINE.v CONVERTOR.pla CONVERTOR_CKT.v TOP.vVhdl文件夹：ALARM_BLOCK.vhd ALARM_BLOCK.vhd ALARM_SM.vhdALARM_STATE_MACHINE.vhd COMPARATOR.vhdHOURS_FILTER.vhd MUX.vhd TIME_BLOCK.vhdTIME_COUNTER.vhdTIME_STATE_MACHINE.vhd CONVERTOR.pla CONVERTOR_CKT.vhd TOP.vhd设置path参数将 Synopsys_installroot/arch/syn/bin加到.cshrc文件中。

SynopsysDesignCompiler使⽤Synopsys Design Compiler使⽤⼀、介绍：美国Synopsys公司发布的“Design Compiler”软件，简称“DC”，是⼀种逻辑合成⼯具。

通过改进电路延迟时间的计算⽅法，缩⼩了逻辑合成时的时序与布局完成后的最终时序之间的偏差。

DC得到全球60多个半导体⼚商、380多个⼯艺库的⽀持。

据最新Dataquest的统计，Synopsys的逻辑综合⼯具占据91%的市场份额。

DC是⼗⼆年来⼯业界标准的逻辑综合⼯具，也是Synopsys最核⼼的产品。

它使IC设计者在最短的时间内最佳的利⽤硅⽚完成设计。

它根据设计描述和约束条件并针对特定的⼯艺库⾃动综合出⼀个优化的门级电路。

它可以接受多种输⼊格式，如硬件描述语⾔、原理图和⽹表等，并产⽣多种性能报告，在缩短设计时间的同时提⾼设计性能。

⼆、要求：由于实训没有硬性要求VHDL⽂件，本⼈挑选了已经预先做好的洗⾐机时控电路，利⽤Synopsys Design Compiler⼯具，进⾏优化分析，通过这⼀过程熟悉软件的使⽤。

三、过程：设置优化运⾏库，鉴于⽼师在练习⼿册上⾯提供的例⼦，我们使⽤库LSI-10K，因此在打开VHDL⽂件前，需要作以下设置Setup->Defaults，填⼊以下信息。

在File->read打开要分析优化的VHDL⽂件，这⾥我选择⼀个洗⾐机时控电路NewWasher.vhd 如下所⽰（分别为不同层次的视图：顶层、器件、门级电路）在Tools->Design Optimization中设置好兼顾平衡的约束条件（左图），确定编译后，产⽣了右边经过优化的门级电路图。

接下来，把优化过的图形转换为VHDL⽂件和DB⽂件输出，另存到指定位置File->Save As如右图，⽣成了新的DB⽂件和vhd⽂件。

接下来，是要设定CLK的周期，根据分析、优化、编译出来的Slack Time 松弛数值和Area⾯积数值，选取最合适的平衡点。

使用Design Compiler进行电路综合——By WangJZ magic14@2011-4-19 本文以一个简单设计为例，介绍Synopsys公司的综合工具Design Compiler（以下简称DC）的基本使用流程。

DC综合过程可划分为三个部分：一，读取设计文件，将设计代码转换为DC自带的基本逻辑单元表示的门电路；二，设计者对设计进行约束，包括时序约束和面积约束；三，DC根据设计者提供的约束，对电路进行优化，并映射为流片厂家工艺库逻辑门表示的电路。

下面是具体步骤：工程目录为存放在用户文件夹下的dc_phy文件夹，该工程包括4个用verilog语言编写的代码文件，存放在工程目录的scr文件夹里，其中phy_utmi为顶层文件，其余为子模块。

设置环境变量，进入工程目录，用dc_shell命令启动DC，如下图所示。

使用set search_path命令设置搜索路径，用set target_library命令设置目标库（流片厂所提供的工艺库）所在路径，用set link_library命令设置链接库路径，如下图所示。

用read_verilog命令读取设计文件，虽然设计文件并不在当前目录dc_phy中，但由于设置了搜索路径（set search_path “$ search_path ./scr”），所以DC仍能找scr文件夹中的设计文件，如下图所示。

用current_design命令告知DC，设计的顶层模块为phy_utmi，并用link命令链接到工艺库，如下图所示：对设计进行时序约束和面积，由于本设计比较简单，所以仅进行几个简单约束作为演示。

约束完后使用compile命令进行综合，如下图所示：综合完成后，使用write命令输出门级网表，使用write_sdc命令输出设计约束，获取门级网表和约束文件后，就可以使用Cadence公司的Encounter软件进行自动布局布线了。

过程如下图所示。

Design Compiler 使用简要说明Design Compiler可以针对层次化的组合电路或者时序电路的速度、面积和可布性进行优化。

按照所定义的电路的测量特征所要达到的目标，Design Compiler综合一个电路并将其放入目标库中，这样可以生成适用于你的计算机辅助设计工程（CAE）工具的原理图或网表。

综合的过程如下图：•读入设计及其子设计。

•设置顶层的设计特性参数•设置实际时序和面积目标参数•执行check_design验证设计，识别并且更正错误•进行Design Compiler优化在db、verilog、vhdl文件夹下设计内容都是一样的，只是形式不一样。

Db文件夹：ALARM_BLOCK.db ALARM_COUNTER.db ALARM_SM.dbALARM_STATE_MACHINE.db COMPARATOR.dbHOURS_FILTER.db MUX.db TIME_BLOCK.dbTIME_COUNTER.dbTIME_STATE_MACHINE.db CONVERTOR.pla CONVERTOR_CKT.db TOP.dbVerilog文件夹：ALARM_BLOCK.v ALARM_COUNTER.v ALARM_SM.vALARM_STATE_MACHINE.v COMPARATOR.vHOURS_FILTER.v MUX.vTIME_BLOCK.vTIME_COUNTER.vTIME_STATE_MACHINE.v CONVERTOR.pla CONVERTOR_CKT.v TOP.vVhdl文件夹：ALARM_BLOCK.vhd ALARM_BLOCK.vhd ALARM_SM.vhdALARM_STATE_MACHINE.vhd COMPARATOR.vhdHOURS_FILTER.vhd MUX.vhd TIME_BLOCK.vhdTIME_COUNTER.vhdTIME_STATE_MACHINE.vhd CONVERTOR.pla CONVERTOR_CKT.vhd TOP.vhd设置path参数将 Synopsys_installroot/arch/syn/bin加到.cshrc文件中。

Synopsys design_compiler安装记录2015年4月10日22:35 阅读35安装环境：Fedora 21 x86_64Shell : bashHostname :localhost.localdomain安装准备：1）首先查看本机以太网网卡mac地址，打开终端输入ifconfig命令，查看网卡名为eth0的地址。

2）查看本机主机名，终端下输入hostname或cat /etc/hosts进行查看3）查看自己的shell类型echo $04）更新系统输入sudo yum update5) 获得root权限输入su然后执行cd /opt 在该目录下建立安装目录如mkdirdesign_compilertmp&& cd design_compiler&&mkdirscl dv安装过程：6) 我的安装文件是crack ,installer_v3.0 , scl11.5 , syn_vG-2012.06-SP2。

将安装文件全部拷贝到/opt/tmp下，方法：cp path/安装文件名/opt/tmp/然后执行cd /opt/tmp/installer_v3.0 在该目录下执行ls 找到setup.sh 或installer文件，执行./install -gui或./setup.sh 然后进入图形安装界面7) 直接点击Start ，然后在第2个界面中在Site Administrator 选项中任意输入自己看顺眼的字符，其他不用修改，直接点击Next进入第3个界面，在Source 选项中为待安装文件的路径，点击Browse先找到scl11.5（该过程中“..“代表上一个目录“.”代表该本级目录）。

找到后点击Done确定安装文件目录，接下来一直next直到出现有关platform平台的选项，根据自己的系统平台进行选择，64位的话直接选amd64即可，然后继续next。

综合⼯具-DesignCompiler学习教程Design Compiler 13讲中的部分内容：1、逻辑综合的概述DC⼯作流程分为三步2、DC的三种启动⽅式GUIdc_shellBatch mode3、DC-Tcl语⾔的基本结构1、⾼层次设计的流程图2、DC在设计流程中的位置3、使⽤DC进⾏基本的逻辑综合的流程图与相应的命令①准备设计⽂件②指定库⽂件③读⼊设计④定义设计环境⑤设置设计约束⑥选择编译策略⑦编译⑧分析及解决设计中存在的问题⑨存储设计数据（1）启动环境配置简述（2）.synopsys_dc.setup配置⽂件的书写（3）.synopsys_dc.setup的讲解（1）标准单元库①概述⼀个ASIC综合库包括如下信息：·⼀系列单元（包括单元的引脚）。

·每个单元的⾯积（在深亚微⽶中，⼀般⽤平⽅微⽶表⽰，在亚微⽶⼯艺下，⼀般⽤门来称呼，⾄于具体的单位，可以咨询半导体制造商）。

·每个输出引脚的逻辑功能。

·每个输⼊到输出的传递延时，输出到输出的传递延时；inout到输出的传递延时。

②内容与结构Synopsys的⼯艺库是⼀个.lib⽂件，经过LC编译后，产⽣.db⽂件。

⼯艺库⽂件主要包括如下信息:·单元（cell）（的信息）：（主要有）功能、时间（包括时序器件的约束，如建⽴和保持）、⾯积（⾯积的单位不在⾥⾯定义，可按照规律理解，⼀般询问半导体⼚商）、功耗、测试等。

·连线负载模型（wire load models）：电阻、电容、⾯积。

·⼯作环境/条件（Operating conditions）:制程（process）（电压和温度的⽐例因数k，表⽰不同的环境之间，各参数缩放的⽐例）·设计规则约束（Design ）:最⼤最⼩电容、最⼤最⼩转换时间、最⼤最⼩扇出。

⼯艺库的结构如下所⽰：（2）DC的设计对象在了解了综合库之后，下⾯介绍⼀下DC的设计对象，虽然这个设计对象相对于综合库没有那么重要，但是还是要了解⼀下的。

逻辑综合工具Design Compiler使用教程编者：适用专业：电子科学与技术沈阳理工大学信息学院2010年6月图形界面design vision操作示例逻辑综合主要是将HDL语言描述的电路转换为工艺库器件构成的网表的过程。

综合工具目前比较主流的是synopsys公司Design Compiler，我们在设计实践过程中采用这一工具。

Design compiler有两种工作模式，一种是tcl模式，另一种为图形模式。

在设计中为增强直观性，采用图形界面design vision。

TCL命令行模式可在设计过程中摸索熟悉，并使之成为习惯。

tcl模式在启动工具之前，准备工作有四项：设计的HDL源文件、采用的工艺库文件、设计的约束文件、工具的启动文件。

图形界面模式最少需要前两项，这里不作多说明。

1. 启动工具登陆Linux之后进入的目录即是用户的家目录，在家目录下建立dcLab作为本次实验dc的操作主目录。

在dcLab目录下，建立设计存放目录如source、约束文件目录如constrn、输出网表文件目录ntlst、报告输出目录rpt、log文件目录log、dc启动目录work，等等。

实验室中的工作站存放有umc公司和tsmc公司的0.18um标准单元库的所有文件，存放在目录：/usr/eda/designKit/下面，设计过程中需要查找的话注意路径与示例中的图片上所示路径稍有不同。

Design compiler工具在工作站中已经安装完毕，且用户的环境变量和license 也已设置完成，登录之后直接启动工具即可。

如果打开终端之后无法启动工具，可能就是license没有启动，需要首先采用命令：start_slic启动license，然后design vision才能正常开启与工作。

建立相关的工程目录之后，进入本次实验的工作目录：~/dcLab/work后，采用启动命令：design_vision&，启动工具后相应的界面如下图1所示。

第二章 Design Compiler概述Design Compiler是Synopsys综合软件的核心产品。

它提供约束驱动时序最优化，并支持众多的设计类型，把设计者的HDL描述综合成与工艺相关的门级设计；它能够从速度、面积和功耗等方面来优化组合电路和时序电路设计，并支持平直或层次化设计。

第一节 Design Compiler入门2-1-1 基本的综合流程图2.1中显示了一个简化的综合流程：图2.1 基本综合流程Design Compiler按照所有标准EDA格式读写文件，包括Synopsys内部数据库（.db）和方程式（.eqn）格式。

除此之外，Design Compiler还提供与第三方EDA工具的链接，比如布局布线工具。

这些链接使得Design Compiler和其他工具实现了信息共享。

2-1-2 Design Compiler的功能利用Design Compiler，设计者可以：●利用用户指定的门阵列、FPGA或标准单元库，生成高速、面积优化的ASIC；●能够在不同工艺技术之间转换设计；●探索设计的权衡，包括延时、面积和在不同负载、温度、电压情况的功耗等设计约束条件；●优化有限状态机的综合，包括状态的自动分配和状态的优化；●当第三方环境仍支持延时信息和布局布线约束时，可将输入网表和输出网表或电路图整合在一起输入至第三方环境；●自动生成和分割层次化电路图2-1-3支持的文件格式表2.1列出了Design Compiler所支持的所有的输入输出的设计文件格式：表2.1 支持的文件格式数据格式Netlist EDIFLSI Logic Corporation netlist format (LSI)Mentor Intermediate Format (MIF)Programmable logic array (PLA)Synopsys equationSynopsys state tableSynopsys database format (.db)Tegas Design Language (TDL)VerilogVHDLTiming Standard Delay Format (SDF)Command Script dcsh, TclCell Clustering Physical Design Exchange Format (PDEF)Library Synopsys library source (.lib)Synopsys database format (.db)Parasitics dc_shell command scripts2-1-4 设计类型、输入格式和输出格式设计类型：设计可以是分层的或平直的，时序的或组合的；输入格式：支持VHDL和Verilog作为设计描述的输入格式，也支持开编程逻辑阵列（PLA）和EDIF 200格式；输出格式：除了Synopsys二进制格式（.db），还支持VHDL、Verilog、EDIF 200、方程式、大规模集成（large-scale integration）、Mentor图形、PLA、状态表和Tegas格式。

Design Compiler Lab Guide自学笔记——快速入门DCfrom Monchy(蒙奇)在2020年秋招前根据Synopsys的Design Compiler Lab Guide2012自学综合工具Synplify，在此分享第一章章详细的学习笔记，几乎是指南的中文翻译，大量的过程截图对初学者很友好。

虽然只有一章，但是对于掌握DC流程的初学者特别重要，共10个任务，很多的设置一旦出错了就卡那了。

本笔记可以帮你避免走弯路。

Design Compiler Lab Guide2012是Synopsys给出的DC综合官方入门指南，里面包涵源码和实验指导，可以在网上自行下载。

1Setup and Synthesis Flow1学习内容描述本实验中使用的三个DC 设置文件中每个文件的内容。

更新common_setup.tcl 文件完全指定逻辑和物理库以及工艺文件在Design Vision 中探索符号和原理图视图通过地形模式下的基本综合步骤进行设计并生成报告访问SolvNet 以浏览《Design Vision 》用户手册2实验指导任务1检查并修改setup 文件1将1ab1目录作为工作目录并列出以下内容文件:#cd /home/IC/Desktop/DC/lab1#ls -al.synopsys*查看所有前面以”.synopsys”开头的关键字的隐藏文件#ls -al *setup*查看所有只要包含有关键字”setup”的文件.synopsys_dc.setup 文件（.开头为隐藏文件）定义别名，source 另外两个设置文件：common_setup.tcl 和dc_setup.tcl 。

（source 报错，不知道怎么弄）common_setup.tcl 文件包含用户自定义的变量，用于指定工艺文件和目录名。

这些变量在dc_setup.tcl 中使用。

在终端中显示echo 打印的内容dc_setup.tcl文件使用common_setup.tcl中的变量执行命令以加载必要的逻辑和物理工艺数据。

Synopsys综合工具DesignCompiler（DC）Synopsys 综合工具Design Compiler（DC）简介一.约束的基本概念：约束就是对用户的设计中可度量的电路参数（如时序、面积以及电容等）进行声明。

没有约束，工具（本文为DC）就不能有效地优化电路，以满足要求。

当DC对设计进行优化时，使用了两类约束：1）设计规则约束（Design Rule Constraints，DRC）：此类约束是工具固有的，由工艺库（technology library）来定义。

此类约束是设计功能正确的必要条件，通过库应用于所有设计上。

当然，你可以将它们定义的更紧。

2）优化约束（Optimization Constraints）：它们是由用户定义的，前提是可实现的。

用户在使用DC时，可以通过命令行或编写约束文件（.scr）来定义约束。

下图给出DC 主要的DRC及优化约束，以及相关的DC命令（dc_shell接口命令）。

DRC：最大转换时间（Max Transition Time）：对于一条连线（net）来说，是其驱动pin逻辑值转化的最长时间。

最大扇出（Max Fanout）：对于驱动pin来讲。

最大/最小电容（Max/Min Capacitance）：用来控制连线的电容值。

器件退化（Cell Degradation）：某些工艺库包括器件退化表，它列举了某一器件可驱动的最大电容，是该器件输入pin最大转换时间的函数。

优化约束：时序约束：包括输入/输出延迟（Input/Output Delay）：同步路径最大/最小延迟（Minimum/Maximum Delay）：异步路径最大面积（门数）：最小孔隙度（Min porosity）：可布线性二．约束报告约束报告提供了设计规则和优化约束的信息。

可采用如下命令产生相应报告：report_constraintreport_portreport_clockreport_attributereport_timing_requirements用户可通过输出相应报告，来分析设计是否满足了约束。

Design Compile (DC) 使用说明一．软件说明Design Compile是synopsys的综合软件，它的功能是把RTL级的代码转化为门级网表。

综合包括转译（Translation），优化(Opitimization)，映射(Mapping)三个过程。

在转译的过程中，软件自动将源代码翻译成每条语句所对应的功能模块以及模块之间的拓扑结构，这一过程是在综合器内部生成电路的布尔函数的表达，不做任何的逻辑重组和优化。

优化：基于所施加的一定时序和面积的约束条件，综合器按照一定的算法对转译结果作逻辑优化和重组。

在映射过程中,根据所施加的一定的时序和面积的约束条件，综合器从目标工艺库中搜索符合条件的单元来构成实际电路。

RTL design Top-level constraintsPrepare design acs_read_hdlsource src/constraints/to GTECH databaseCompile design acs_compile_design designOptimized designAnalyze resultsConstraints met ? DoneNoRefine design acs_refine_design designRefined designDC有两种界面，图形界面通过敲入design vision&调用出来，另一种命令行界面通过dc_shell-t调用。

建议初学者使用图形界面，因为图形界面比较容易上手；业界的人士比较青睐命令行界面，因为其所耗的资源少，并且将所用的命令写成综合脚本的形式，便于查阅。

因为门级和代码级不同，代码级考虑的是理想情况，但是实际电路不是这样的，它有门级的延时，线的延时，信号的转换时间，甚至时钟信号到达各个触发器的时间不相等。

基于这些考虑，DC通过施加约束，模拟实际环境，根据实际情况得出门级网表。

因此如何适当的施加约束是DC的关键所在。

微电子学实验室实验教程ASIC综合器软件——Design Compiler实验2006-7Design Compiler实验前言Design Compiler（简称DC）是synopsys公司的ASIC综合器产品，它可以完成将硬件描述语言所做的RTL级描述自动转换成优化的门级网表。

DC得到全球60多个半导体厂商、380多个工艺库的支持。

Synopsys的逻辑综合工具DC占据91%的市场份额。

DC是工业界标准的逻辑综合工具，也是Synopsys最核心的产品。

它使IC设计者在最短的时间内最佳的利用硅片完成设计。

它根据设计描述和约束条件并针对特定的工艺库将输入的VHDL或者Verilog的RTL描述自动综合出一个优化的门级电路。

它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时提高设计性能。

本实验对DC软件的使用进行简单的介绍，熟悉和掌握综合器软件使用中的基本概念和术语，了解如何对数字电路施加约束，掌握同步数字电路设计、约束和优化的方法，了解时钟的概念，理解同步电路静态时序分析（STA）的方法和时序报告。

西安交通大学微电子学实验室实验1setup和synthesis流程实验准备有两种界面可以运行Design Compiler：1)命令行界面，dc_shell-xg-t；2)图形用户界面(GUI)，Design Vision。

本次实验主要运用GUI模式。

图1.1给出了RTL逻辑综合的直观概念和简要流程。

图1.1 RTL逻辑综合的直观概念和简要流程。

在DC中，总共有8种设计对象：z设计(Design)：一种能完成一定逻辑功能的电路。

设计中可以包含下一层的子设计。

z单元(Cell)：设计中包含的子设计的实例。

z参考(Reference)：单元的参考对象，即单元是参考的实例。

z端口(Port)：设计的基本输入输出口。

z管脚(Pin)：单元的输入输出口。

z连线(Net)：端口间及管脚间的互连线。

SYNOPSYSLab1Setup and Synthesis Flow缩略词：Design Compile =DC；备注：UNIX%代表在linux终端下进行操作，其余的代表在DC下进行DC命令输入前言：DC(Design Compiler)是Synopsys的logical synthesis优化工具，它根据design description 和constraints自动综合出一个优化了的门级电路。

它可以接受多种输入格式，如硬件描述语言、原理图和netlist等，并产生多种性能报告，在缩短设计时间的同时提高读者设计性能。

基本的综合流程：该基本综合流程包含下列步骤：1. 发展HDL文件输入Design Compiler的设计文件通常都是用诸如VHDL和Verilog HDL等硬件描述语言编写。

这些设计描述必须小心地编写以获得可能的最好的综合结果。

在编写HDL代码时，你需要考虑设计数据的管理、设计划分和HDL编码风格。

划分和编码风格直接影响综合和优化过程。

虽然流程中包含该步骤，但实际上它并不是Design Compiler的一个步骤。

你不能用Design Compiler工具来编写HDL文件。

2. 指定库通过link_,target_,symbol_,和synthetic_library命令为Design Compiler指定链接库、对象库、符合库和综合库。

链接库和对象库是工艺库，详细说明了半导体厂家提供的单元和相关信息，象单元名称、单元管脚名称、管脚负载、延迟、设计规则和操作环境等。

符号库定义了设计电路图所调用的符号。

如果你想应用Design Analyzer图形用户界面，就需要这个库。

另外，你必须通过synthetic_library命令来指定任何一种特殊的有许可的设计工具库（你不需要指定标准设计工具库）。

3. 读入设计Design Compiler使用HDL Compiler将RTL级设计和门级网表作为设计输入文件读入。

第二章 Design Compiler概述Design Compiler是Synopsys综合软件的核心产品。

它提供约束驱动时序最优化，并支持众多的设计类型，把设计者的HDL描述综合成与工艺相关的门级设计；它能够从速度、面积和功耗等方面来优化组合电路和时序电路设计，并支持平直或层次化设计。

第一节 Design Compiler入门2-1-1 基本的综合流程图2.1中显示了一个简化的综合流程：图2.1 基本综合流程Design Compiler按照所有标准EDA格式读写文件，包括Synopsys内部数据库（.db）和方程式（.eqn）格式。

除此之外，Design Compiler还提供与第三方EDA工具的链接，比如布局布线工具。

这些链接使得Design Compiler和其他工具实现了信息共享。

2-1-2 Design Compiler的功能利用Design Compiler，设计者可以：●利用用户指定的门阵列、FPGA或标准单元库，生成高速、面积优化的ASIC；●能够在不同工艺技术之间转换设计；●探索设计的权衡，包括延时、面积和在不同负载、温度、电压情况的功耗等设计约束条件；●优化有限状态机的综合，包括状态的自动分配和状态的优化；●当第三方环境仍支持延时信息和布局布线约束时，可将输入网表和输出网表或电路图整合在一起输入至第三方环境；●自动生成和分割层次化电路图2-1-3支持的文件格式表2.1列出了Design Compiler所支持的所有的输入输出的设计文件格式：表2.1 支持的文件格式2-1-4 设计类型、输入格式和输出格式设计类型：设计可以是分层的或平直的，时序的或组合的；输入格式：支持VHDL和Verilog作为设计描述的输入格式，也支持开编程逻辑阵列（PLA）和EDIF 200格式；输出格式：除了Synopsys二进制格式（.db），还支持VHDL、Verilog、EDIF 200、方程式、大规模集成（large-scale integration）、Mentor图形、PLA、状态表和Tegas格式。