实验2半加器、全加器的电路设计实现

一、实验目的1、学习和掌握半加器全加器的工作原理和设计方法。

2、熟悉EDA工具Quartus II的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。

3、掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法，掌握层次化设计方法。

4、掌握半加器、全加器采用不同的描述方法。

二、实验内容1、完成半加器全加器的设计，包括原理图输入，编译、综合、适配、仿真等。

并将半加器电路设置成一个硬件符号入库2、建立更高层次的原理图设计，利用1位半加器构成1位全加器，并完成编译、综合、适配、仿真并硬件测试3、采用图形输入法设计1位加法器分别采用图形输入和文本输入方法，设计全加器4、实验报告：详细叙述1位全加法器的设计流程，给出各层次的原理图及其对应的仿真波形图，给出加法器的上时序分析情况，最后给出硬件测试流程和结果。

三、实验步骤1、建立一个Project。

2、编辑一个VHDL程序，要求用VHDL结构描述的方法设计一个半加器3、对该VHDL程序进行编译，修改错误。

4、建立一个波形文件。

（根据真值表）5、对该VHDL程序进行功能仿真和时序仿真四、实验现象任务1：半加器真值表描述方法代码如下：半加器是只考虑两个加数本身，而不考虑来自低位进位的逻辑电路S=A B+A B CO=AB代码如下:LIBRARY IEEE; --行为描述半加器 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder ISPORT(a,b:IN STD_LOGIC; so,co:OUT STD_LOGIC); END h_adder;Architecture FH1 OF h_adder ISSignal abc:STD_LOGIC_vector(1 downto 0); Beginabc<=a&b; --并 Process(abc) --进程 begincase abc isWHEN "00"=>SO<='0';CO<='0'; WHEN "01"=>SO<='1';CO<='0'; WHEN "10"=>SO<='1';CO<='0'; WHEN "11"=>SO<='0';CO<='1'; WHEN OTHERS =>NULL; END CASE; END PROCESS;END ARCHITECTURE FH1; 结果如下：逻辑图任务2：二进制加法运算规则描述代码如下：LIBRARY IEEE;--行为描述(抽象描述结构体的功能) USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder2 is --半加器PORT(A,B:IN STD_LOGIC;S,C0:OUT STD_LOGIC);END h_adder2;ARCHITECTURE be_half_adder OF h_adder2 IS BEGINPROCESS(A,B)BEGINIF(A='0' AND B='0') THEN S<='0';C0<='0';ELSIF(A='0' AND B='1') THENS<='1';C0<='0';ELSIF(A='1' AND B='0') THEN S<='1';C0<='0'; ELSES<='0';C0<='1';END IF;END PROCESS;END be_half_adder;结果如下：任务3：按逻辑表达式设计代码如下：LIBRARY IEEE; --行为描述半加器（按逻辑表达式）USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder3 ISPORT(a,b:IN STD_LOGIC;so,co:OUT STD_LOGIC);END h_adder3;Architecture FH1 OF h_adder3 ISBeginso<=a XOR b ;co<=a AND b;END ARCHITECTURE FH1;结果如下：任务4：用基本单元电路与或非描述半加器代码如下：library IEEE;use IEEE.STD_LOGIC_1164.all;entity h_adder4 isport(a:in STD_LOGIC;b:in STD_LOGIC;sum:out STD_LOGIC;co:out STD_LOGIC );end h_adder4;architecture ch4 of h_adder4 issignal c,d:std_logic;beginc<=a or b;d<=a nand b;co<=not d;sum<=c and d;end architecture ch4;结果如下：任务5 ：结构描述代码如下：--h_adder5LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder5 ISPORT(A,B:IN STD_LOGIC;co,s: OUT STD_LOGIC);END ENTITY h_adder5;ARCHITECTURE mix OF h_adder5 IS COMPONENT xor21 ISPORT(i0,i1:IN STD_LOGIC;q:OUT STD_LOGIC);END COMPONENT;BEGINco<=A AND B;u1: xor21 PORT MAP(i0=>A,i1=>B,q=>s); --例化END ARCHITECTURE mix;--xor21--half_adder半加器,结构描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xor21 ISPORT(i0,i1:IN STD_LOGIC;q: OUT STD_LOGIC);END ENTITY xor21;ARCHITECTURE behav OF xor21 ISBEGINq<=i0 XOR i1;END ARCHITECTURE behav;结果如下：五、实验体会通过这次实验，复习了VHDL语言的应用，通过五种不同的方式，进行半加器的设计，加深了对半加器的理解，及对五种方法的运用，真值表描述方法、二进制加法运算规则描述、按逻辑表达式设计、用基本单元电路与或非描述半加器、结构描述。

班级姓名学号实验二组合电路设计一、实验目的(1)验证组合逻辑电路的功能(2)掌握组合逻辑电路的分析方法(3)掌握用SSI小规模集成器件设计组合逻辑电路的方法(4)了解组合逻辑电路集中竞争冒险的分析和消除方法二、实验设备数字电路实验箱，数字万用表，74LS00, 74LS86三、实验原理1 •组合逻辑概念通常逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。

组合逻辑电路又称组合电路，组合电路的输出只决定于当时的外部输入情况，与电路的过去状态无关。

因此，组合电路的特点是无“记忆性”。

在组成上组合电路的特点是由各种门电路连接而成，而且连接中没有反馈线存在。

所以各种功能的门电路就是简单的组合逻辑电路。

组合电路的输入信号和输出信号往往不只一个，其功能描述方法通常有函数表达式、真值表，卡诺图和逻辑图等几种。

实验中用到的74LS00和74LS86的引脚图如图所示。

00 四2输入与非门4B 4A 4Y 3B 3A 3Y1A 1B 1Y 2A 2B 2Y GND2•组合电路的分析方法。

组合逻辑电路分析的任务是：对给定的电路求其逻辑功能，即求出该电路的输出与输入之间的关系，通常是用逻辑式或真值表来描述，有时也加上必须的文字说明。

分析一般分为(1)由逻辑图写出输出端的逻辑表达式，简历输入和输出之间的关系。

(2)列出真值表。

(3)根据对真值表的分析，确定电路功能。

3•组合逻辑电路的设计方法。

组合逻辑电路设计的任务是：由给定的功能要求，设计出相应的逻辑电路。

一般设计的逻辑电路的过程如图(1)通过对给定问题的分心，获得真值表。

在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量直接的逻辑关系问题，其输出变量之间是否存在约束关系，从而过得真值表或简化真值表。

(2)通过卡诺图化简或逻辑代数化简得出最简与或表达式，必要时进行逻辑式的变更，最后画出逻辑图。

(3)根据最简逻辑表达式得到逻辑电路图。

四•实验内容。

1•分析，测试半加器的逻辑功能。

《数字电路》组合逻辑电路（半加器全加器及逻辑运算）实验一、实验目的1、掌握组合逻辑电路的功能测试。

2、验证半加器和全加器的逻辑功能。

3、学会二进制数的运算规律。

二、实验设备74LS00 二输入端四与非门 3片74LA86 二输入端四异或门 1片74LS54 四组输入与或非门 1片数字电子技术试验箱三、实验内容及步骤1、组合逻辑电路功能测试。

（1）用2片74LS00组成图5-1所示逻辑电路。

为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。

（2）图中A、B、C接电平开关（K1、K2、K3），Y1、Y2接发光管（L1、L2）电平显示。

（3）按表5-3要求，改变A、B、C的状态，填表并写出Y1、Y2逻辑表达式。

（4）将运算结果与理论值比较。

图5-1表5-3=A+A’BY1Y=A’B+B’C22、测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。

根据半加器的逻辑表达式可知，半加器Y是A、B的异或，而进位Z是A、B 相与，故半加器可用一个集成异或门和二个与非门组成，如图5-2。

（1）在实验仪上用异或门和与非门接成以上电路。

A、B接电平开关K1、K2；Y、Z接电平显示（L1、L2）。

（2）按表5-4要求改变A、B状态，填表。

图5-2 表5-43、测试全加器的逻辑功能。

（1）写出图5-3电路的逻辑表达式。

（2）根据逻辑表达式列真值表。

（表5-5）（3）根据真值表画逻辑函数Si 、Ci的卡诺图。

图5-3（4）填写表5-5各点状态。

表5-5四、实验心得组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关。

组合逻辑电路是指在任何时刻,输出状态只决定于同一时刻各输入状态的组合,而与电路以前状态无关,而与其他时间的状态无关。

分析方法：1、根据逻辑电路写出逻辑表达式。

2、逻辑表达式化简。

3、根据逻辑表达式画出真值表。

与逻辑表示只有在决定事物结果的全部条件具备时，结果才发生。

实验二 组合逻辑电路一、实验目的1.掌握组和逻辑电路的功能测试。

2.验证半加器和全加器的逻辑功能。

3.学会二进制数的运算规律。

二、实验仪器及器件1.仪器：数字电路学习机2.器件：74LS00 二输入端四与非门 3片 74LS86 二输入端四异或门 1片 74LS54 四组输入与或非门 1片三、实验内容1.组合逻辑电路功能测试(1).用2片74LS00按图2.1连线，为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。

(2).图中A 、B 、C 接电平开关，Y1、Y2接发光管电平显示(3).按表2.1要求，改变A 、B 、C 的状态，填表并写出Y1、Y2的逻辑表达式。

(4).将运算结果与实验比较。

Y1=A+B2.测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。

根据半加器的逻辑表达式可知，半加器Y 是A 、B 的异或，而进位Z 是A 、B 相与，故半加器可用一个集成异或门和二个与非门组成，如图2.2。

(1).用异或门和与非门接成以上电路。

输入A 、B 接电平开关，输出Y 、Z 接电平显示。

(2).按表2.2要求改变A 、B 状态，填表。

3.测试全加器的逻辑功能。

(1).写出图2.3电路的逻辑表达式。

(2).根据逻辑表达式列真值表。

(3).根据真值表画逻辑函数SiCi 的卡诺图。

111S i C i4.测试用异或门、与或门和非门组成的全加器的功能。

全加器可以用两个半加器和两个与门一个或门组成，在实验中，常用一块双异或门、一个与或非门和一个与非门实现。

(1).写出用异或门、与或非门和非门实现全加器的逻辑表达式，画出逻辑电路图。

(2).连接电路图，注意“与或非”门中不用的“与门”输入端要接地。

(3).按表2.4记录Si 和Ci 的状态。

1-⊕⊕=i i C B A S ，AB C B A C i i +⊕=-1)(A i S iB i+ C i C i-1四、 1.整理实验数据、图表并对实验结果进行分析讨论。

组合逻辑电路设计之全加器半加器全加器和半加器是组合逻辑电路中常用的两种基本电路。

全加器和半加器可以用于实现二进制数的加法运算。

在本文中，将详细介绍全加器和半加器的设计原理和电路结构。

一、半加器半加器是一个用于实现两个一位二进制数相加求和的电路。

半加器的输入包括两个二进制数A和B，输出包括二进制求和信号S和进位信号C。

```A----，--?--SB----，，--CGND```半加器的输出S等于输入A和B的异或（XOR）结果，输出C等于输入A和B的与（AND）结果。

半加器的真值表如下所示：A，B，S，C---，---，---，---0，0，0，00，1，1，01，0，1，01，1，0，1二、全加器全加器是一个用于实现三个一位二进制数相加求和的电路。

全加器的输入包括两个二进制数A和B，以及一个进位信号Cin（来自上一位的进位或者是初始进位信号），输出包括二进制求和信号S和进位信号Cout （输出给下一位的进位信号）。

```A----，--?---SB ----，，--CoutCin --，--?-------CGND```全加器的输出S等于输入A、B和Cin的异或（XOR）结果，输出Cout等于输入A、B和Cin的任意两个的与（AND）结果和输入A、B和Cin的三个的或（OR）结果的与（AND）结果。

全加器的真值表如下所示：A ，B ， Cin ， S ， Cout---，---，-----，---，------0，0，0，0，00，0，1，1，00，1，0，1，00，1，1，0，11，0，0，1，01，0，1，0，11，1，0，0，11，1，1，1，1三、全加器的电路设计可以通过组合半加器的方式来设计一个全加器。

在全加器中，首先使用两个半加器实现输入A和B的求和结果（S1）和对应的进位（C1）；然后再使用一个半加器将输入A和B之间的进位信号（Cin）与求和结果（S1）相加，得到最终的求和结果（S）和进位信号（Cout）。

北京邮电大学世纪学院<通信工程系数字电路实验>实验报告实验名称：VHDL半加器与全加器的设计与验证实验班级：姓名：专业：学号：实验室：实验组别：实验时间：审阅教师：评定成绩：实验题目基于 VHDL 的半加器与全加器的设计与验证实验一、实验目的1、学习 Quartus II 软件的使用；2、VHDL 半加器的设计与验证实验；3、VHDL 全加器的设计与验证实验；4、掌握模块的 VHDL 调用；5、学习基于 VHDL 的数字电路的设计。

二、预习内容1、VHDL 语言的基本结构；2、VHDL 语言的数据类型和运算操作符；3、VHDL 语言的主要描述语句；三、实验内容本实验主要运用 Quartus II 软件进行 VHDL 电路设计；内容一、VHDL 半加器的设计，包括电路设计并进行时序仿真验证，然后将电路设计进行实际电路的验证；内容二、VHDL 全加器的设计，在VHDL 程序中调用生成的半加器图形符号完成全加器设计，时序仿真验证后，将全加器电路进行实际电路的验证；本实验的重点和难点是 VHDL 语言的使用1、VHDL 半加器电路的设计2、VHDL 半加器电路的时序验证3、VHDL 全加器电路的设计4、全加器电路的时序验证四、实验结果分析对所设计的半加器电路、全加器电路进行实际电路的验证。

分析：五、思考题1、在采用 Quartus II 软件进行 VHDL 电路设计中，工程名、实体名、结构体名如何选取，实体名、结构体名是否可以任意选取，为什么？2、一个完整的 VHDL 语言程序通常包含那几部分？3、VHDL 结构体有那三种描述方式？六、总结。

两个半加器组成全加器的做法浅谈全加器和半加器的应用
两个半加器组成全加器的做法用门电路实现两个二进数相加并求出和的组合线路，称为一个全加器。

全加器是能够计算低位进位的二进制加法电路
一位全加器（FA）的逻辑表达式为：
S＝A⊕B⊕Cin
Co＝AB＋BCin＋ACin
其中A，B为要相加的数，Cin为进位输入；S为和，Co是进位输出；
如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法。

全加器和半加器的应用应用原理
计算机最基本的任务之一是进行算数，在机器中四则运算——加、减、乘、除——都是分解成加法运算进行的，因此加法器便成为计算机中最基本的运算单元。

半加器原理
两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。

表2.6.1是半加器的真值表，图a为半加器的符号，A表示被加数，B表示加数，S表示半加和，C表示向高位的进位。

从二进制数加法的角度看，真值表中只考虑了两个加数本身，没有考虑低位来得进位，这就是半加器的由来。

由真值表可得半加器逻辑表达式
全加器原理
全加器能进行加数、被加数和低位来的进位信号相加，并根据求和的结果给出该位的进位信号。

图b为全加器的符号，如果用Ai,Bi表示A，B两个数的第i位，Ci-1表示为相邻低来的进位数，Si表示为本位和数（成为全加和），Ci表示为相邻高位的进位数。

可以很。

实验2 全加器原理图设计实验目的1.掌握在Quartus II利用原理图设计半加器电路的方法；2.掌握元件的调用方法和顶层文件的设计；3.掌握全加器原理图的制作；4.复习原理图文件建立、编辑、编译、保存的操作，复习软件仿真的方法。

实验步骤（1）打开QuartusII，新建一个原理图文件，文件名为h_adder.bdf，保存在文件夹adder 中。

（2）半加器的电路为：在图形文件中添加元件，在路径.. \altera\quartus90\libraries\primitives\logic中，调入and2、not、xnor，在路径.. \altera\quartus90\libraries\primitives\pins中调入输入和输出端口，连接好元件。

（3）选择菜单File->Create/Update->Create Symbol Files for Current File命令，将当前文件h_adder.bdf变成一个可调用的元件h_adder.bsf。

（4）保存文件。

（5）新建一个原理图文件f_adder.bdf，保存在文件夹adder中。

在原理图编辑窗口中双击，在弹出的提示窗口中选择h-adder.bdf所在的路径，调出半加器元件。

连接全加器的电路图：（6）建立工程项目fadder，工程的顶层文件为f_adder.bdf，工程包含文件f_adder.bdf 和h_adder.bdf，目标芯片为EP1C6Q240C8。

（7）编译。

(8) 列出全加器的真值表，根据真值表设置仿真波形。

ain bin cin sum cout（9）仿真，画出波形图，要标明时间刻度。

本科学生实验报告
云南师范大学教务处编印
实验序号实验名称组合逻辑电路分析实验时间实验室
1．实验元件（元件型号；引脚结构；逻辑功能；引脚名称）
1.SAC-DS4数字逻辑实验箱1个
2.万用表 1块
3.74LS00N 四二输入与非门 3片
74LS00引脚结构及逻辑功能
2．实验目的
1.掌握组合逻辑电路的分析方法
2. 验证半加器、全加器逻辑功能。

3．实验电路原理图及接线方法描述：
（1）两片74LS00N实现半加器的逻辑功能电路图
（2）三片74LS00N实现全加器的逻辑功能电路图
4．实验中各种信号的选取及控制（电源为哪些电路供电；输入信号的分布位置；输出信号的指示类型；总结完成实验条件）
（1）用两片74LS00（引脚见附录）按图4－1接线。

74LS00芯片14脚接+5V,7脚接地。

(2）用三片74LS00按图4-2接好线。

74LS00芯片14脚接 +5v,7脚接地.。

实验二半加器和全加器及其应用一、实验目的1.掌握全加器和半加器的逻辑功能。

2.熟悉集成加法器的使用。

3.了解算数运算电路的结构。

二、实验设备1. 数字电路试验箱；2. 74LS00 ，74SL86 。

三、实验原理半加器（m =0 半加，m=1 为半减）能实现两个一位二进制数的算术加法及向高位进位，而不考虑低位进位的逻辑电路。

它有两个输入端，两个输出端。

半加器电路是指对两个输入数据位进行加法，输出一个结果位和高位的进位，不考虑输入数据的进位的加法器电路。

是实现两个一位二进制数的加法运算电路。

数据输入 A 被加数、 B 加数，数据输出S 和数（半加和）、进位C0 。

同理,能对两个 1 位二进制数进行相减不考虑低位来的借位求得差及借位的逻辑电路称为半减器.设减数和被减数分别用 A 和B,表示差用S，表示向高位的借位用C0 。

全加器，全减器（m =0 为全加，m=1 为全减）全加器是实现两个一位二进制数及低位来的进位数相加（即将三个一位二进制数相加），求得和数及向高位进位的逻辑电路。

根据全加器功能，其真值表如下表所示。

表中 A 及 B 分别代表被加数及加数，C1 是低位来的进位，S 代表相加后得到的和位，C0 代表向高位的进位。

图中C1 是进位输入端，C0 是进位输出端。

同理,能对两个 1 位二进制数进行相减并考虑低位来的借位求得差及借位的逻辑电路称为全减器.设减数和被减数分别用 A 和 B 表示低位来的借位用C1, 表示差用S ，表示向高位的借位用C0 。

四、实验内容实验一、实现半加器，半减器，当M 为0 时实现逻辑变量A、 B 的半加功能，当M 为 1 时实现逻辑变量A、 B 的半减功能。

实验二、实现全加器，全减器，当M 为0 时实现逻辑变量A、B 的全加功能，C i 为进位值。

当M 为 1 时实现逻辑变量A、B 的全减功能，C i为借位值。

五、实验数据1 实现半加、半减器1) 真值表S=A⊕B3) C0的卡诺图S=B (M⊕ A)2 实现全加器(1)真值表1 0 1 0 1 11 0 1 1 0 11 1 0 0 1 01 1 0 1 0 01 1 1 0 0 01 1 1 1 1 1 S的卡诺图：BC1 \ AM 00 10 11 1000 0 1 0 101 1 0 1 011 0 1 0 110 1 0 1 0 S=A⊕ (B ⊕C)C0 的卡诺图:BC1 \ AM 00 10 11 1000 0 0 0 001 0 1 0 111 1 1 1 110 0 1 0 1 C0=BC i+(B⊕ C)(M⊕A)六．实验电路图及仿真半加半减的实现全加全减的实现实验二半加器和全加器及其应用七．实验心得通过本次实验，我将理论知识以及实践知识相结合，进一步了解到74LS00,74SL86 芯片的原理，并提升了自己的实际动手能力。

班级 姓名 学号实验二 组合电路设计一、实验目的（1） 验证组合逻辑电路的功能 （2） 掌握组合逻辑电路的分析方法（3） 掌握用SSI 小规模集成器件设计组合逻辑电路的方法 （4） 了解组合逻辑电路集中竞争冒险的分析和消除方法 二、实验设备数字电路实验箱，数字万用表，74LS00，74LS86 三、实验原理 1．组合逻辑概念通常逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。

组合逻辑电路又称组合电路，组合电路的输出只决定于当时的外部输入情况，与电路的过去状态无关。

因此，组合电路的特点是无“记忆性”。

在组成上组合电路的特点是由各种门电路连接而成，而且连接中没有反馈线存在。

所以各种功能的门电路就是简单的组合逻辑电路。

组合电路的输入信号和输出信号往往不只一个，其功能描述方法通常有函数表达式、真值表，卡诺图和逻辑图等几种。

实验中用到的74LS00和74LS86的引脚图如图所示。

2.组合电路的分析方法。

组合逻辑电路分析的任务是：对给定的电路求其逻辑功能，即求出该电路的输出与输入之间的关系，通常是用逻辑式或真值表来描述，有时也加上必须的文字说明。

分析一般分为一Vcc4B 4A4Y3B3A3Y1A1B1Y2A2B2YGND00 四2输入与非门下几个步骤：（1）由逻辑图写出输出端的逻辑表达式，简历输入和输出之间的关系。

（2）列出真值表。

（3）根据对真值表的分析，确定电路功能。

3.组合逻辑电路的设计方法。

组合逻辑电路设计的任务是：由给定的功能要求，设计出相应的逻辑电路。

一般设计的逻辑电路的过程如图：（1）通过对给定问题的分心，获得真值表。

在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量直接的逻辑关系问题，其输出变量之间是否存在约束关系，从而过得真值表或简化真值表。

（2）通过卡诺图化简或逻辑代数化简得出最简与或表达式，必要时进行逻辑式的变更，最后画出逻辑图。

（3）根据最简逻辑表达式得到逻辑电路图。

四．实验内容。

实验四组合逻辑电路的设计及半加器、全加器一、实验目的1.掌握组合逻辑电路的设计与测试方法2.掌握半加器、全加器的工作原理。

二、实验原理和电路1、组合逻辑电路的设计使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。

设计组合电路的一般步骤如图图1.4.1 组合逻辑电路设计流程图根据设计任务的要求建立输入、输出变量，并列出真值表。

然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。

并按实际选用逻辑门的类型修改逻辑表达式。

根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。

最后，用实验来验证设计的正确性。

1.半加器根据组合电路设计方法，首先列出半加器的真值表，见表写出半加器的逻辑表达式S=AB+AB=A⊕BC=AB若用“与非门”来实现，即为半加器的逻辑电路图如图在实验过程中，我们可以选异或门74LS86及与门74LS08实现半加器的逻辑功能；也可用全与非门如74LS00反相器74LS04组成半加器。

(a)用异或门组成的半加器 （b ）用与非门组成的半加器图1.4.2 半加器逻辑电路图2.全加器用上述两个半加器可组成全加器，原理如图图 表1.4.2 全加器逻辑功能表表1.4.1 半加器逻辑功能三、实验内容及步骤1.测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。

根据半加器的逻辑表达式可知，相加的和Y 是A 、B 的异或，而进位Z 是A 、B 相与，故半加器可用一个集成异或门和二个与非门组成如图图1.4.4 用一个集成异或门和二个与非门组成半加器⑴ 在实验仪上用异或门和与门接成以上电路。

A 、B 接逻辑开关，Y 、Z 接发光二极管显示。

⑵ 按表，将相加的和Y 和进位Z 的状态填入下表中。

表1.4.3⑴写出图i C i = ⑵根据逻辑表达式列真值表，并完成表1.4.4，实验证之。

⑶根据真值表画逻辑函数SiCi 的卡诺图。

完成图1.4.6图 1.4.5图 1.4.6⑸试设计用异或门、与门、或门组成的全加器的逻辑功能并接线进行测试，将测试结果记入表，与上表进行比较看逻辑功能是否一致。