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南理工电工电子综合实验二Document number：WTWYT-WYWY-BTGTT-YTTYU-2018GT数字电子计时报警器电路设计班级：学号：姓名：彭浩洋一、实验内容简介及设计要求综合利用所学集成电路的工作原理和使用方法，在单元电路的基础上进行小型数字系统设计。
使用集成电路芯片，设计并实际组装一个一小时内的数字计时器,可以完成0分00秒～59分59秒的计时功能，并在控制电路的作用下具有清零、快速校分、定点报时的功能。
通过综合实验，加深对数字逻辑电路基本概念的理解，掌握数字电路设计的一般方法，进一步培养分析问题解决问题的能力和实际动手能力，提高设计电路和调试电路的实验技能。
实验具体需要实现如下的设计要求：1.应用CD4511BCD码译码器﹑LED双字共阴显示器﹑300Ω限流电阻设计﹑安装调试四位BCD译码显示电路实现译码显示功能。
2.应用NE555时基电路、3KΩ、1KΩ电阻、0·047UF电容和CD4040计数分频器设计，安装，调试秒脉冲发生器电路（输出四种矩形波频率f1=1HZf2=2HZf3≈≈1000Hz）。
500Hzf43.应用CD4518BCD码计数器、门电路，设计、安装、实现00′00″---59′59″时钟加法计数器电路。
4.应用门电路，触发器电路设计，安装，调试校分电路且实现校分时停秒功能（校分时F2=2Hz）。
设计安装任意时刻清零电路。
5.应用门电路设计、安装、调试报时电路59′53″，59′55″，59′57″低声报时（频率f3≈500Hz）,59′59″高声报时（频率f4≈1000Hz）。
整点报时电路。
H=59′53″·f3+59′55″·f3+59′57″·f3+59′59″·f46.联接试验内容1.—5.各项功能电路，实现电子计时器整点计时﹑报时、校分、清零电路功能。
二、数字电子计时器电路设计框图数字计时器是由脉冲发生器电路、译码显示器、计数电路和控制电路等几部分组成，其中的控制电路按照设计要求可以由校分电路、清零电路和报时电路组成。
§8-2 含有耦合电感的电路的计算一、一对耦合电感的串联：1、顺接: 电流从同名端流入的串联。
1212i i i u u u ===+121111di diu R i L M dt dt =++ 212222di diu R i L M dt dt=++1212()(2)di diu R R i L L M Ri L dt dt=++++=+顺2、反接:电流异名端流入的串联。
12(2)di di u L L M L dt dt=+-=反 122L L L M =+-反二、一对耦合电感的并联：1、同侧并联：同名端在同一侧时的并联。
R R R =+ 122L L L M =++2j L ω.2.j L ω同1L2RLM+ _+_ u1u 2uu12...1112...2221...122...12122121222U j L I j M I U j L I j M I I I I L L M U j I j L IL L M L L M L L L Mωωωωωω=+=+=+-==+--=+-同同2、异侧并联：同名端不在同一侧时的并联。
212121212122212121212............220............20.......20............0.......22L L M L L L L L ML L L L L M L L L M M L L M L L M L L M L L M L L M-=>+++=++>=+-><--=>=><+-++同异顺反同反异 三、耦合系数k ：反映耦合松紧程度。
kM M ω==四、一对耦合电感的三端联接 1、同名端相接2j L ω.2j L ω异121312123212di di u L M dt dt di diu L M dt dti i i =+=+=+在u 13表达式中消去i 2；在u 23表达式中消去i 1，经整理后，得3121131132122322()()di di di diu L M L M M dt dt dt dtdi di di diu L M L M M dt dt dt dt =+=-+=+=-+ 由此式画出去耦等效电路，如下图。
电工电子综合实验实验报告数字计时器设计姓名：学号：学院：自动化学院专业：自动化2013-9-6一、实验目的：1、掌握常见集成电路实现单元电路的设计过程。
2、了解各单元再次组合新单元的方法。
二、实验要求：实现0分0秒到59分59秒的可整点报时的数字计时器。
三、实验内容：1、设计实现信号源的单元电路。
2、设计实现0分0秒到59分59秒的计时单元电路。
3、设计实现快速校分单元电路，含防抖动电路。
4、加入任意时刻复位单元电路。
5、设计实现整点报时的单元电路。
四、实验所用元件及功能介绍元件型号数量NE555 1片CD4040 1片CD4518 2片CD4511 2片74LS00 3片74LS20 1片74LS21 3片74LS74 1片电容0.047uf 1个电阻1504个电阻1k1个电阻3k1个单字屏共阴极数码管2块蜂鸣器1个开关2个2、主要芯片引脚图及功能表2.2.1、CD4511译码器图2.2.1 CD4511译码器引脚图表2.2.1 CD4511译码器功能表输入输出LT BI LE D4 D3 D2 D1 g f e d c b a 字符测灯0 ×××××× 1 1 1 1 1 1 1 8 灭零 1 0 ×0 0 0 0 0 0 0 0 0 0 0 消隐锁存 1 1 1 ××××显示LE=0→1时数据译码1 1 0 0 0 0 0 0 1 1 1 1 1 1 0 1 1 0 0 0 0 1 0 0 0 0 1 1 0 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 2 1 1 0 0 0 1 1 1 0 0 1 1 1 1 3 1 1 0 0 1 0 0 1 1 0 0 1 1 0 4 1 1 0 0 1 0 1 1 1 0 1 1 0 1 5 1 1 0 0 1 1 0 1 1 1 1 1 0 0 6 1 1 0 0 1 1 1 0 0 0 0 1 1 1 7 1 1 0 1 0 0 0 1 1 1 1 1 1 1 8 1 1 0 1 0 0 1 1 1 0 0 1 1 1 92.2.2、CD4518计数器图2.2.2 CD4518BCD码计数器引脚图表2.2.2 CD4518BCD码计数器功能表：输入输出CR CP EN Q3 Q2 Q1 Q0 清零 1 ××0 0 0 0 计数0 ↑ 1 BCD码加法计数保持0 ×0 保持计数0 0 ↓BCD码加法计数保持0 1 ×保持2.2.3、CD4040分频器图2.2.3 CD4040分频器引脚图2.2.4、NE555定时器图2.2.2 NE555定时器引脚图表2.2.2 NE555定时器功能表Vi1(引脚6) Vi2(引脚2) VO(引脚3) (引脚4 )0 ××01 >2/3Vcc >1/3Vcc 01 <2/3 Vcc <1/3Vcc 11 <2/3 Vcc >1/3Vcc 不变2.2.5、74LS74 D触发器图2.2.5 74LS74D触发器引脚图表2.2.5 74LS74D触发器功能表输入输出CP D清零×0 1 ×0 1 置“1”× 1 0 × 1 0 送“0”↑ 1 1 0 0 1 送“1”↑ 1 1 1 1 0 保持0 1 1 ×保持不允许×0 0 ×不确定2.2.6、74LS00 双四与非门图2.2.6 74LS00双四与非门引脚图2.2.7、74LS20 四入双与非门图2.2.7 74LS20 四入双与非门引脚图2.2.8、74LS21四入双与门图2.2.8 74LS21四入双与门引脚图3、电子计时器设计原理3.1、各部分电路解析3. 1.1、脉冲发生电路脉冲发生电路即为电子计时器产生脉冲的电路，本文采用NE555振荡器和CD4040分频器产生实验所需要的脉冲信号频率其中：f0=1.44/[(R1+2R2)C]=4.38kHz R1=1KΩ,R2=3KΩ,C=0,047uF。
§5-5 一阶电路的阶跃响应一．单位阶跃函数 1. 定义： 00()10t t t ε<⎧=⎨>⎩S S S 00()()0t u t U t U t ε<⎧=⋅=⎨>⎩2. 作用：① 起开关作用。
② 起起始作用。
2C ()42e V (0)t u t t -+=-≥2C 20(0)()(42e )()V 42e V (0)ttt u t t t ε--<⎧=-=⎨->⎩二．一阶电路的单位阶跃响应：指一阶电路在唯一的单位阶跃激励下所产生的零状态响应。
例：求如图所示电路的单位阶跃响应C ()S t ，R ()S t 。
解：利用三要素法： 1. 求C R (0),(0)S S ++C R (0)0,(0)1V S S ++==2. 求C R (),()S S ∞∞C R 12()V,()V 33S S ∞=∞=3. 求τ：2s τ=S (t C (t ) _S (t )_t2C 1()(1e )()3t S t t V ε-∴=-2R 21()(e )()V 33tS t t ε-=+零状态（输入）响应是线性响应，全响应不是S S ()()u t U t ε=⋅ C S C ()()u t U S t =⋅ R S R ()()u t U S t =⋅0()t t ε-=S ()()(1)3(2)(4)u t t t t t εεεε=+---+-四．一阶电路的延时单位阶跃响应指一阶电路在唯一的延时单位阶跃激励下所引起的零状态响应。
如前例电路在延时单位阶跃函数激励下，02C 001()(1e )()V3t tS t t t t ε---=--由于零状态响应为线性响应，满足齐性原理和叠加定理，所以前例电路在上述分段函数作用下的零状态响应为：1242222C 1111()(1e )()(1e )(1)(3)(1e )(2)(1e )(4)V3333t t t t u t t t t t εεεε-------=-+--+-⨯--+--若该电路中已知：C (0)2V u =，'"C C C ()u t u u =+，"2C2e t u -=，'u 为上述所示。
南京理工大学电子电工综合实验II2015/10/02一、实验要求实现从00′00″到59′59″的多功能数字计时器，并且满足规定的清零，快速校分以及报时功能的要求。
二、实验内容1.应用CD4511BCD 码译码器、LED 双字共阴显示器、300Ω限流电阻设计、安装调试四位BCD 译码显示电路实现译码显示功能。
2.应用NE555时基电路、3k Ω、1k Ω电阻、0.047μF 电容和CD4040计数分频器设计，安装，调试秒脉冲发生器电路（输出四种矩形波频率 f 1=1Hz f 2=2 Hz f 3≈500 Hz f 4≈1000 Hz ）。
3.应用CD4518BCD 码计数器、门电路设计、安装、实现00′00″——59′59″时钟加法计数器电路。
4.应用门电路，触发器电路设计，安装，调试校分电路且实现校分时停秒功能（校分时f 2=2H Z ）。
设计安装任意时刻清零电路。
5.应用门电路设计、安装、调试报时电路59′53″， 59′55″，59′57″低声报时（频率f 3≈500Hz ），59′59″高声报时（频率f 4≈1000Hz ），整点报时电路，233"59'59"55'5959'53"H f f f ⋅+⋅+⋅=。
三、实验元件清单1、 集成电路：NE5551片 (多谐振荡) CD4040 1片 （分频）CD4518 2片 （8421BCD 码十进制计数器） CD4511 4片 （译码器） 74LS00 3片 （与非门） 74LS20 1片 （4输入与非门） 74LS21 2片 （4输入与门） 74LS741片（D 触发器）2、 电阻：1K Ω 1只 3K Ω 1只 330Ω28只3、 电容：0.047uf1只4、 共阴极双字屏显示器两块。
四、实验器件引脚图及功能表 1.NE555(1)引脚布局图：12345678NE555VccDTH COGND TR OUT RD（2）逻辑功能表：2.CD4040（1）引脚布局图：12345616151413121178910CD4040V DDQ 11Q 10Q 8Q 9CR CP Q 1Q 12Q 6Q 5Q 7Q 4Q 3Q 2Vss（2）逻辑功能说明：CD4040是一种常用的12分频集成电路。
南京理工大学电工电子实验报告（多功能数字计时器设计）1. 电路功能设计要求介绍2. 电路原理简介3. 单元电路设计3.1 脉冲发生电路3.2 计时电路3.3 译码显示电路3.4 清零电路3.5 校分电路3.6 仿电台报时电路4.总电路图5.电路调试和改进意见6.实验中遇到的问题、出现原因及解决方法7.实验体会8.附录8.1 元件清单8.2 芯片引脚图和功能表9.参考文献1.电路功能设计要求1、设计制作一个0分00秒～9分59秒的多功能计时器,设计要求如下：1）设计一个脉冲发生电路，为计时器提供秒脉冲（1HZ），为报时电路提供驱动蜂鸣器的高低脉冲信号（1KHZ、2KHZ）；12）设计计时电路：完成0分00秒～9分59秒的计时、译码、显示功能；3）设计清零电路：具有开机自动清零功能，并且在任何时候，按动清零开关，可以对计时器进行手动清零。
4）设计校分电路：在任何时候，拨动校分开关，可进行快速校分。
（校分隔秒）5）设计报时电路：使数字计时器从9分53秒开始报时，每隔一秒发一声，共发三声低音，一声高音；即9分53秒、9分55秒、9分57秒发低音（频率1kHz），9分59秒发高音（频率2kHz）；6）系统级联。
将以上电路进行级联完成计时器的所有功能。
7）可以增加数字计时器附加功能：定时、动态显示等。
2. 电路原理简介数字计时器由计时电路、译码显示电路、脉冲发生电路、校分电路、清零电路和报时电路这几部分组成。
其原理框图如下：3. 单元电路设计3.1 脉冲发生电路振荡器是数字钟的核心。
采用石英晶体构成振荡器电路，产生稳定的高频脉冲信号，作为数字钟的时间基准，再经过分频器输出标准秒脉冲（1HZ）。
分频器的功能主要有两个：一是产生标准秒脉冲（1HZ）。
二是提供功能扩展电路所需驱动脉冲信号（1KHZ、2KHZ）。
15 采用晶体的固有频率为32768HZ=2HZ。
2CC4060、74LS74电路图如下所示：2Q5Q4Q143.2 计时电路CC4518（分位、秒个位）、74LS161（秒十位）“0”“1”“o”“0”3.3 译码显示电路译码器 CC4511 显示器共阴LED七段字型数码管 33.4 清零电路3.5 校分电路3.6 仿电台报时电路44.总电路图Q5Q42Q145.电路调试和改进意见先接显示电路，显示电路接完，接入电源，当三个数码管都能正常显示8的时候说明接入正确。
第三章 电阻电路的一般分析
§ 3-1 支路法
一．支路电流法
以支路电流为未知量，根据KCL 、KVL 列关于支路电流的方程，进行求解的过程。
⎩⎨
⎧。
节点：三条支路的交点
电路。
支路：任一段无分支的
二．基本步骤
图3-1 仅含电阻和电压源的电路
第1步 选定各支路电流参考方向，如图3-1所示。
各节点KCL 方程如下：
1 04
31
=+-I I I 2 05
21=+--I I I 3 0632=-+I I I
4
0654=+--I I I
可见，上述四个节点的KCL 方程相互是不独立的。
如果选图3-1所示电路中的节点4为参考节点，则节点1、2、3为独立节点，其对应的KCL 方程必将独立，即：
1 04
31
=+-I I I 2 05
21=+--I I I
3 063
2=-+I I I
第2步 对（n －1）个独立节点列KCL 方程
U s3
3 3
第3步．对)1(--n b 个独立回路列关于支路电流的KVL 方程 Ⅰ：014445511=--++s s U I R U I R I R Ⅱ：05566222=--+-I R I R U I R s Ⅲ：033366444=+-+-I R U I R U I R s s 第4步．求解。
南京理工大学电工电子综合实验论文非线性电阻电路2012-5-14运用串联分解法和并联分解法，设计两个非线性电阻电路，分别满足所要求的两个伏安特性曲线。
使用Multisim7.0软件仿真，并在仿真试验后对电路进行修正。
得到所需要的伏安特性的电路连接、元件参数，非线性电阻串并联对电路的影响。
非线性电阻电路及应用的研究——非线性电阻电路一.摘要运用串联分解法和并联分解法，设计两个非线性电阻电路，分别满足所要求的两个伏安特性曲线。
使用Multisim7.0软件仿真，并在仿真试验后对电路进行修正。
得到所需要的伏安特性的电路连接、元件参数，非线性电阻串并联对电路的影响。
二.关键词伏安特性非线性电阻电路Multisim7.0仿真凹电阻凸电阻串联分解并联分解三.引言非线性系统的研究是当今科学研究领域的一个前沿课题，其涉及面广，应用前景非常广阔。
非线性电阻电路也是研究混沌现象的基础。
通过对非线性电阻电路的研究，熟练掌握各二端电阻元件的伏安特性，及用他们组合成非线性电阻电路的方法，初步了解非线性电阻电路的应用。
四.正文1.设计要求(1)用二极管、稳压管、稳流管、等元器件设计如图1,2所示伏安特性的非线性电阻电路。
图1 伏安特性（一）(2)测量所设计的电路的伏安特性并作曲线，与图1,2对比。
2.设计参考(1)非线形电阻电路的伏安特性①对于一个一端口网络，不管内部组成，其端口电压与电流的关系可以用u—i 平面的一条曲线表示。
则是将其看成一个二端电阻元件。
u—i平面的曲线称为伏安特性。
常见的二端电阻元件有二极管、稳压管、稳流管、电压源、电流源和线形电阻。
伏安特性如图3所示。
运用这些元件串、并联或混联就可得到各种分段单调的伏安特性曲线。
图3②凹电阻当两个或两个以上元件串联时，电路的伏安特性图上的电压是各元件电压之和。
如下图所示，是将图9.10中的a、c、d三个元件串联组成的，其伏安特性曲线如图9.11所示。
它是由a、c、d三个元件的伏安特性在I相等的情况下相加而成的。
数字逻辑电路实验实验报告学院：电子工程与光电技术学院班号：9171040G06姓名：徐延宾学号：9171040G0633实验编号：0259指导教师：花汉兵2019年5月14日目录1实验目的3 2实验要求3 3实验内容3 4实验原理45实验步骤55.174LS194四位双向移位寄存器逻辑功能测试 (5)5.274LS194设计实现左，右循环计数 (5)5.374LS194设计实现扭环计数 (8)5.4模15计数器设计 (8)5.574LS194设计实现五分频电路 (9)6实验思考与总结11参考文献11实验4移位寄存器及应用1实验目的掌握移位寄存器的逻辑功能及应用。
2实验要求用移位寄存器实现循环工作和分频器工作。
并绘制分频器工作波形。
3实验内容1.按表测试74LS194四位双向移位寄存器逻辑功能。
2.用74LS194设计实现（自启动）左，右循环计数，状态如图1。
图1:左，右循环计数状态转换图3.用74LS194设计实现（无自启动）扭环计数，状态如图2。
图2:扭环计数状态转换图4.用74LS194实现M=2n−1最大长度计数，反馈表达式为D SR=Q3⊕Q2观察并记录计数器循环状态（无自启动）。
5.用74LS194设计实现五分频电路，状态如图3。
通过示波器绘制工作波形。
图3:五分频电路状态图4实验原理74LS194四位双向移位寄存器•74LS194四位双向移位寄存器逻辑图图4:74LS194四位双向移位寄存器逻辑图•74LS194四位双向移位寄存器引脚部局图图5:74LS194四位双向移位寄存器引脚部局图•74LS194四位双向移位寄存器结构为四个主从RS触发器（已经转换成D触发器）与一些门电路组成。
1.C r:为异步清零端，低电平有效。
2.CP:为时钟脉冲输入端，上升沿有效。
3.D SR:为右移串行数据输入端。
4.D SL:为左移串行数据输入端。
5.M A,M B:为移位寄存器工作状态控制端，有四种状态可使用。
数字逻辑电路实验报告2019年4月实验2 触发器设计及应用一、实验目的用触发器设计实现分频器电路与计时器电路。
二、实验内容1.逐项测试D触发器的逻辑功能并完成表格；2.用D触发器设计实现四分频电路（异步），观察并记录波形；3.逐项测试JK触发器的逻辑功能并完成表格；4.用JK触发器设计实现四分频电路（异步），观察并记录波形；5.用JK触发器设计模五计数器电路（同步）。
三、实验原理及相关设计1.D触发器采用了维持阻塞结构，使它具有可靠性高和抗干扰能力强等优点。
触发器有异步置“0”，置“1”端，Rd’与Sd’，低电平有效。
D数据输入端，CP时钟输入端，为上升沿触发。
Q原态输出分频器是将时钟高频率信号转变成低频率信号的一种转换器（n 个脉冲周期使输出完成一个周期变化即为n次分频）。
T触发器的表达式Qn+1=Q’，工作状态实际为将输入的时钟频率降低一倍，即为二分频方式的分频器。
计时器主要是计输入时钟的个数。
D触发器设计成二分频电路实际是将D触发器设计成T触发器。
3.JK触发器JK触发器有异步置“0”，置“1”端，Rd’与Sd’，低电平有效。
J、K数据输入端，为下降沿触发。
Q原态输出端，Q’反态输出端。
逻辑4.用JK触发器设计二分频电路实际是将JK触发器设计成T触发器，有J=1，K=1.也可用公式对比得到Qn+1=JQn’+K’Qn,设J=K=T=1，表达式为Qn+1=Qn’,即为T触发器。
5.JK触发器设计成模五计数器。
四、实验步骤及结果1.D触发器1.D触发器四分频内电路2.3.JK触发器4.JK触发器四分频电路5.JK模五计数器异步与同步时序电路区别同步时序电路是指各触发器的时钟端全部连接在一起, 异步时序电路是指电路中除以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件;电路中没有统一的时钟;电路状态的改变由外部输入的变化直接引起.计时器设计参考（1）填写状态转换真值表及激励信号（2）绘制Ji、Ki卡诺图，有卡诺图化简得到各激励方程J2五、实验思考（1）对于触发器，最重要的是触发器的特性方程，对触发器的设计分析仍需要对其特性方程进行分析，化简时仍需要真值表制作卡诺图进行化简。
