实验十一JK D触发器实验

Verilog HDL实验报告Verilog 实验报告题目：JK触发器、同步计数器系部名称：通信工程专业名称：通信工程班级：班内序号：学生姓名：时间：2010.11.28一、实验内容：用JK触发器构成同步计数器：设计一个同步计数器，其逻辑图和JK触发器的逻辑图所示。

清零信号clear低电平有效，输入数据在时钟信号clock的上升沿被锁存，触发器在clock的下降沿输出，当count_enable信号为低电平时停止计数。

写出同步计数器的verilog描述和激励模块，在激励模块中使用clear和count_enable对计数器进行测试，并显示输出计数Q[3:0]。

二、实验原理图：JK触发器构成同步计数器源代码：//主模块module synchronous_counter(clear,clock,count_enable,Q);input clear,clock,count_enable;output [3:0] Q;wire qbar1,qbar2,qbar3,qbar0;wire a,b,c;assign a = Q[0] & count_enable;assign b = a & Q[1];assign c = b & Q[2];JK_flip_flop myJK(count_enable,count_enable,clock,clear,Q[0],qbar0);JK_flip_flop myJK1(a,a,clock,clear,Q[1],qbar1);JK_flip_flop myJK2(b,b,clock,clear,Q[2],qbar2);JK_flip_flop myJK3(c,c,clock,clear,Q[3],qbar3);endmodule//调用的JK触发器模块module JK_flip_flop(j,k,clock,clear,q,qbar);input j,k,clock,clear;output q,qbar;wire a,b,y,ybar,c,cbar,d,q,qbar;assign a = ~ (((qbar & j)& clock) & clear);assign b = ~ ((clock & k) & q);assign y = ~ (a & ybar);assign ybar = ~ ((y & clear) & b);assign c = ~(y & cbar);assign cbar = ~ clock;assign d = ~ (cbar & ybar);assign q = ~ (c & qbar);assign qbar = ~ ((q & clear) & d);endmodule测试文件源代码：module count_test;reg count_enable=1,clock=0,clear=0;wire [3:0]Q;synchronous_counter myCount(clear,clock,count_enable,Q);initial #10 clear=1;always@(negedge clock)begin$monitor($time," clear=%b,count_enable=%b,Q=%b%b%b%b\n",clear,count_enable,Q[3],Q[2],Q[1],Q[0]);endalways clock = #5 ~clock;always count_enable= #170 ~count_enable; endmodule实验结果：波形图：三、实验心得：这次实验比上一次顺利多了，可能是因为有了前一次的铺垫，我对软件的熟悉度有了一定的提高。

触发器实验报告一、实验目的本次实验的主要目的是深入了解和掌握触发器的工作原理、功能特点以及其在数字电路中的应用。

通过实际操作和观察，提高对触发器逻辑功能的理解和运用能力，为进一步学习数字电路的相关知识打下坚实的基础。

二、实验设备与器材1、数字电路实验箱2、双踪示波器3、集成电路芯片：74LS74（D 触发器）、74LS112（JK 触发器）4、若干导线三、实验原理（一）D 触发器D 触发器是一种在时钟脉冲上升沿或下降沿触发的触发器，其逻辑功能为：当 D 端输入为 1 时，在时钟脉冲的作用下，输出 Q 变为 1；当 D 端输入为 0 时，在时钟脉冲的作用下，输出 Q 变为 0。

其逻辑表达式为：Q(n+1) ＝ D。

（二）JK 触发器JK 触发器也是一种在时钟脉冲上升沿或下降沿触发的触发器，具有置 0、置 1、保持和翻转四种功能。

当 J=1、K=0 时，在时钟脉冲作用下，输出 Q 置 1；当 J=0、K=1 时，在时钟脉冲作用下，输出 Q 置 0；当 J=K=0 时，输出保持不变；当 J=K=1 时，输出翻转。

其逻辑表达式为：Q(n+1) ＝ JQ' ＋ K'Q。

四、实验内容与步骤（一）D 触发器实验1、按照实验电路图，在数字电路实验箱上正确连接 74LS74 芯片和其他相关元件。

2、将 D 端分别接高电平（1）和低电平（0），用示波器观察时钟脉冲和输出 Q 的波形，记录实验结果。

3、改变时钟脉冲的频率，观察输出 Q 的变化，分析时钟频率对触发器工作的影响。

（二）JK 触发器实验1、依照实验电路图，在实验箱上连接 74LS112 芯片及相关元件。

2、分别设置 J、K 的不同输入组合，如 J=0、K=0；J=1、K=0；J=0、K=1；J=1、K=1，用示波器观察时钟脉冲和输出 Q 的波形，并做好记录。

3、调整时钟脉冲的占空比，观察输出 Q 的变化，探讨占空比对触发器工作的影响。

五、实验数据与结果分析（一）D 触发器1、当 D 端接高电平时，在时钟脉冲上升沿，输出 Q 变为高电平；当 D 端接低电平时，在时钟脉冲上升沿，输出 Q 变为低电平。

触发器实验报告一、实验目的本次实验的主要目的是深入了解触发器的工作原理和功能，通过实际操作和观察，掌握触发器在数字电路中的应用，以及如何利用触发器实现特定的逻辑功能。

二、实验原理触发器是一种具有存储功能的基本逻辑单元，能够在时钟信号的控制下，根据输入信号的变化改变其输出状态，并保持该状态直到下一个时钟脉冲的到来。

常见的触发器类型包括 D 触发器、JK 触发器、SR 触发器等。

D 触发器是在时钟脉冲上升沿或下降沿时，将输入数据（D 端）传输到输出端（Q 端）。

JK 触发器则根据输入的 J、K 信号和时钟脉冲来决定输出状态的翻转。

SR 触发器则由置位（S）和复位（R）信号控制输出状态。

三、实验设备与材料1、数字电路实验箱2、 74LS74（D 触发器）芯片、74LS112（JK 触发器）芯片、74LS279（SR 触发器）芯片3、示波器4、逻辑笔5、杜邦线若干四、实验内容与步骤1、 D 触发器实验按照实验箱的引脚说明，将 74LS74 芯片正确插入插座。

连接时钟信号源，将其频率设置为适当的值。

将 D 输入端分别接高电平和低电平，用逻辑笔观察 Q 和 Q'输出端的状态变化，并记录在表格中。

使用示波器观察时钟信号和 Q 输出端的波形，分析其关系。

2、 JK 触发器实验插入 74LS112 芯片，按照引脚连接电路。

设置不同的 J、K 输入组合，观察并记录 Q 输出端的状态变化。

同样使用示波器观察相关波形。

3、 SR 触发器实验安装 74LS279 芯片，连接电路。

改变 S、R 输入端的电平，观察 Q 输出端的状态。

五、实验数据记录与分析1、 D 触发器实验数据｜ D 输入｜ Q 输出（上升沿）｜ Q 输出（下降沿）｜｜｜｜｜｜ 0 ｜ 0 ｜ 0 ｜｜ 1 ｜ 1 ｜ 1 ｜从数据可以看出，在时钟上升沿或下降沿时，D 触发器能够准确地将 D 输入端的电平传输到 Q 输出端。

2、 JK 触发器实验数据｜ J ｜ K ｜ Q 输出（上升沿）｜ Q 输出（下降沿）｜｜｜｜｜｜｜ 0 ｜ 0 ｜保持｜保持｜｜ 0 ｜ 1 ｜ 0 ｜ 0 ｜｜ 1 ｜ 0 ｜ 1 ｜ 1 ｜｜ 1 ｜ 1 ｜翻转｜翻转｜分析可知，JK 触发器的输出状态根据 J、K 输入和时钟脉冲的组合进行相应的变化。

触发器实验报告一、实验目的本次实验的主要目的是深入了解触发器的工作原理和功能，通过实际操作和观察，掌握触发器在数字电路中的应用和特性。

二、实验原理触发器是一种具有记忆功能的基本逻辑单元，它能够在特定的输入条件下改变状态，并保持该状态直到接收到新的输入信号。

常见的触发器类型包括 SR 触发器、JK 触发器、D 触发器等。

以 D 触发器为例，其工作原理基于时钟信号的控制。

当时钟信号上升沿（或下降沿）到来时，D 输入端的数据被传送到输出端 Q。

三、实验设备与材料1、数字电路实验箱2、 74LS74（D 触发器芯片）3、示波器4、逻辑分析仪5、导线若干四、实验步骤1、按照实验电路图，在数字电路实验箱上连接好 D 触发器的引脚。

2、将 D 输入端分别连接到高电平（1）和低电平（0），观察时钟信号作用下 Q 输出端的变化。

3、使用示波器监测时钟信号和 Q 输出端的波形，记录并分析。

4、利用逻辑分析仪对触发器的输入和输出信号进行采集和分析，进一步验证其工作特性。

五、实验数据与结果在实验过程中，我们记录了以下数据：当 D 输入端为高电平时，在时钟信号的上升沿，Q 输出端变为高电平；当 D 输入端为低电平时，在时钟信号的上升沿，Q 输出端变为低电平。

通过示波器观察到的时钟信号和 Q 输出端的波形显示，Q 输出端的变化与时钟信号的上升沿和 D 输入端的电平状态相对应，符合 D 触发器的工作原理。

逻辑分析仪采集到的数据也进一步证实了触发器的正确工作。

六、实验分析与讨论1、从实验结果可以看出，D 触发器能够准确地在时钟信号的控制下存储和传输数据，具有稳定可靠的特性。

2、在实际应用中，触发器常用于存储二进制数据、实现计数器、移位寄存器等功能。

3、实验中可能存在的误差主要包括连接线路的接触不良、实验仪器的精度限制等。

但总体来说，实验结果能够清晰地反映出触发器的工作原理和性能。

七、实验结论通过本次触发器实验，我们成功地验证了 D 触发器的工作原理和特性。

触发器R-S、D、J-K实验报告（有数据）实验五触发器 R-S 、D 、J-K⼀、实验⽬的1、熟悉并掌握R-S 、D 、J-K 触发器的构成，⼯作原理和功能测试⽅法；2、学会正确使⽤触发器集成芯⽚；3、了解不同逻辑功能触发器相互转换的⽅法。

⼆、实验仪器及器件1、双踪⽰波器2、实验⽤元器件74LS00 1 ⽚ 74LS74 双D 型触发器 1 ⽚ 74LS112 双J-K 触发器 1 ⽚三、实验内容及结果分析1、基本R-SFF 功能测试将两个TTL 与⾮门⾸尾相接构成基本R-SFF 电路如图4.1 所⽰。

(1) 按下⾯的顺序在d S 、d R 端加信号：观察并记录FF 的Q 、Q 端的状态，将结果填⼊表4.1 中，并说明在上述各种输⼊状态下， FF 执⾏的是什么功能？表 4.1 表 4.2d Sd RQ Q逻辑功能 0 1 1 0 置0 1 1 1 0 保持 1 0 0 1 置1 111保持（2） d S 端接低电平， d R 端加脉冲（⼿动单脉冲）。

（3） d S 端接⾼电平， d R 端加脉冲（⼿动单脉冲）。

（4）连接d S 、d R ，并加脉冲（⼿动单脉冲）。

观察（2）、（3）、（4）三种情况下，Q 、Q 端的状态。

见表4.2 总结基本R-S FF 的Q 或Q 端的状态改变和输⼊端d S 、d R 的关系。

=+Q R Q 、=+Q S Q（5）当d S =d R =0 时，观察Q 、Q 端的状态。

此时使d S 、d R 同时由低电平跳为⾼电平时，注意观察Q 、Q 端的状态，重复3～5 次看Q 、Q 端的状态是否相同，以正确理解“不定”状态的含义。

表4.3d RQ Qd Sd RQ Qd Sd RQ Q0 0 1 1 00 1 1 0 0 1 1 111111111d Sd RQ Q0 脉冲 1 0 1脉冲0 1 脉冲10 0 1 1 0 0 1 1 0 0 1 1 1 11111111双D 型正边沿维持—阻塞型触发器74LS74的逻辑符号如图4.2 所⽰。

触发器实验报告一、实验目的本次实验的主要目的是深入了解和掌握触发器的工作原理、功能特性以及在数字电路中的应用。

通过实际操作和观察，增强对触发器逻辑行为的直观认识，提高电路设计和故障排查的能力。

二、实验设备和材料1、数字电路实验箱2、示波器3、逻辑分析仪4、各种集成触发器芯片（如 D 触发器、JK 触发器等）5、电阻、电容、导线若干三、实验原理1、触发器的定义和分类触发器是一种能够存储一位二进制信息的基本单元电路，根据其逻辑功能的不同，可分为 D 触发器、JK 触发器、T 触发器和 SR 触发器等。

2、 D 触发器D 触发器在时钟脉冲 CP 的上升沿（或下降沿）将输入数据 D 锁存到输出端 Q。

其逻辑表达式为：Q(n+1) ＝ D。

3、 JK 触发器JK 触发器具有置0、置1、保持和翻转四种功能。

当J=1，K=0 时，在时钟脉冲作用下触发器置 1；当 J=0，K=1 时，触发器置 0；当J=K=0 时，触发器保持原态；当 J=K=1 时，触发器翻转。

其逻辑表达式为：Q(n+1) ＝JQ(n)’ ＋K’Q(n)。

4、触发器的触发方式触发器的触发方式分为边沿触发和电平触发。

边沿触发是指在时钟脉冲的上升沿或下降沿触发，而电平触发是指在时钟脉冲为高电平或低电平时触发。

边沿触发方式可以有效地避免空翻现象，提高电路的可靠性。

四、实验内容和步骤1、 D 触发器实验（1）按照实验电路图，在实验箱上连接好 D 触发器电路，将输入信号 D 接逻辑电平开关，时钟信号 CP 接脉冲信号源。

（2）通过改变输入信号 D 的电平状态和时钟信号 CP 的脉冲，用示波器观察输出端 Q 和Q’的波形，并记录下来。

（3）分析输出波形与输入信号之间的关系，验证 D 触发器的逻辑功能。

2、 JK 触发器实验（1）类似地，连接好 JK 触发器电路，将 J、K 输入端分别接逻辑电平开关，时钟信号 CP 接脉冲信号源。

（2）设置不同的 J、K 输入组合，观察输出端 Q 和Q’的波形，并记录。

触发器的实验报告触发器的实验报告引言：触发器是数字电路中常用的一种元件，它具有记忆功能，能够存储和传递信息。

在本次实验中，我们将通过搭建和测试不同类型的触发器电路，深入了解触发器的工作原理和应用。

一、RS触发器的搭建与测试RS触发器是最简单的一种触发器，由两个交叉连接的非门组成。

我们首先按照电路图搭建RS触发器电路，并连接输入和输出信号线。

然后，通过输入不同的逻辑电平，观察输出的变化情况。

实验结果显示，当输入信号为00时，输出保持不变；当输入信号为01时，输出为0；当输入信号为10时，输出为1；当输入信号为11时，输出保持不变。

这说明RS触发器能够存储和传递信息，并且具有稳定的工作状态。

二、D触发器的搭建与测试D触发器是一种常用的触发器，它具有单个输入端和两个输出端。

我们按照电路图搭建D触发器电路，并连接输入和输出信号线。

接下来，我们通过改变输入信号的逻辑电平，观察输出的变化情况。

实验结果显示，当输入信号为0时，输出保持不变；当输入信号为1时，输出与输入信号同步。

这表明D触发器可以根据输入信号的变化来更新输出信号，实现信息的存储和传递。

三、JK触发器的搭建与测试JK触发器是一种常用的触发器，它具有两个输入端和两个输出端。

我们按照电路图搭建JK触发器电路，并连接输入和输出信号线。

然后，我们通过改变输入信号的逻辑电平，观察输出的变化情况。

实验结果显示，当输入信号为00时，输出保持不变；当输入信号为01时，输出为0；当输入信号为10时，输出为1；当输入信号为11时，输出取反。

这说明JK触发器能够根据输入信号的不同来更新输出信号，并具有翻转输出的功能。

四、T触发器的搭建与测试T触发器是一种特殊的JK触发器，它只有一个输入端和两个输出端。

我们按照电路图搭建T触发器电路，并连接输入和输出信号线。

接下来，我们改变输入信号的逻辑电平，观察输出的变化情况。

实验结果显示，当输入信号为0时，输出保持不变；当输入信号为1时，输出取反。