下载文档原格式
Verilog HDL实验报告Verilog 实验报告题目：JK触发器、同步计数器系部名称：通信工程专业名称：通信工程班级：班内序号：学生姓名：时间：2010.11.28一、实验内容：用JK触发器构成同步计数器：设计一个同步计数器，其逻辑图和JK触发器的逻辑图所示。
清零信号clear低电平有效，输入数据在时钟信号clock的上升沿被锁存，触发器在clock的下降沿输出，当count_enable信号为低电平时停止计数。
写出同步计数器的verilog描述和激励模块，在激励模块中使用clear和count_enable对计数器进行测试，并显示输出计数Q[3:0]。
二、实验原理图：JK触发器构成同步计数器源代码：//主模块module synchronous_counter(clear,clock,count_enable,Q);input clear,clock,count_enable;output [3:0] Q;wire qbar1,qbar2,qbar3,qbar0;wire a,b,c;assign a = Q[0] & count_enable;assign b = a & Q[1];assign c = b & Q[2];JK_flip_flop myJK(count_enable,count_enable,clock,clear,Q[0],qbar0);JK_flip_flop myJK1(a,a,clock,clear,Q[1],qbar1);JK_flip_flop myJK2(b,b,clock,clear,Q[2],qbar2);JK_flip_flop myJK3(c,c,clock,clear,Q[3],qbar3);endmodule//调用的JK触发器模块module JK_flip_flop(j,k,clock,clear,q,qbar);input j,k,clock,clear;output q,qbar;wire a,b,y,ybar,c,cbar,d,q,qbar;assign a = ~ (((qbar & j)& clock) & clear);assign b = ~ ((clock & k) & q);assign y = ~ (a & ybar);assign ybar = ~ ((y & clear) & b);assign c = ~(y & cbar);assign cbar = ~ clock;assign d = ~ (cbar & ybar);assign q = ~ (c & qbar);assign qbar = ~ ((q & clear) & d);endmodule测试文件源代码：module count_test;reg count_enable=1,clock=0,clear=0;wire [3:0]Q;synchronous_counter myCount(clear,clock,count_enable,Q);initial #10 clear=1;always@(negedge clock)begin$monitor($time," clear=%b,count_enable=%b,Q=%b%b%b%b\n",clear,count_enable,Q[3],Q[2],Q[1],Q[0]);endalways clock = #5 ~clock;always count_enable= #170 ~count_enable; endmodule实验结果：波形图：三、实验心得：这次实验比上一次顺利多了，可能是因为有了前一次的铺垫，我对软件的熟悉度有了一定的提高。
触发器实验报告一、实验目的本次实验的主要目的是深入了解和掌握触发器的工作原理、功能特点以及其在数字电路中的应用。
通过实际操作和观察，提高对触发器逻辑功能的理解和运用能力，为进一步学习数字电路的相关知识打下坚实的基础。
二、实验设备与器材1、数字电路实验箱2、双踪示波器3、集成电路芯片：74LS74（D 触发器）、74LS112（JK 触发器）4、若干导线三、实验原理（一）D 触发器D 触发器是一种在时钟脉冲上升沿或下降沿触发的触发器，其逻辑功能为：当 D 端输入为 1 时，在时钟脉冲的作用下，输出 Q 变为 1；当 D 端输入为 0 时，在时钟脉冲的作用下，输出 Q 变为 0。
其逻辑表达式为：Q(n+1) ＝ D。
（二）JK 触发器JK 触发器也是一种在时钟脉冲上升沿或下降沿触发的触发器，具有置 0、置 1、保持和翻转四种功能。
当 J=1、K=0 时，在时钟脉冲作用下，输出 Q 置 1；当 J=0、K=1 时，在时钟脉冲作用下，输出 Q 置 0；当 J=K=0 时，输出保持不变；当 J=K=1 时，输出翻转。
其逻辑表达式为：Q(n+1) ＝ JQ' ＋ K'Q。
四、实验内容与步骤（一）D 触发器实验1、按照实验电路图，在数字电路实验箱上正确连接 74LS74 芯片和其他相关元件。
2、将 D 端分别接高电平（1）和低电平（0），用示波器观察时钟脉冲和输出 Q 的波形，记录实验结果。
3、改变时钟脉冲的频率，观察输出 Q 的变化，分析时钟频率对触发器工作的影响。
（二）JK 触发器实验1、依照实验电路图，在实验箱上连接 74LS112 芯片及相关元件。
2、分别设置 J、K 的不同输入组合，如 J=0、K=0；J=1、K=0；J=0、K=1；J=1、K=1，用示波器观察时钟脉冲和输出 Q 的波形，并做好记录。
3、调整时钟脉冲的占空比，观察输出 Q 的变化，探讨占空比对触发器工作的影响。
五、实验数据与结果分析（一）D 触发器1、当 D 端接高电平时，在时钟脉冲上升沿，输出 Q 变为高电平；当 D 端接低电平时，在时钟脉冲上升沿，输出 Q 变为低电平。
触发器实验报告一、实验目的本次实验的主要目的是深入了解触发器的工作原理和功能，通过实际操作和观察，掌握触发器在数字电路中的应用，以及如何利用触发器实现特定的逻辑功能。
二、实验原理触发器是一种具有存储功能的基本逻辑单元，能够在时钟信号的控制下，根据输入信号的变化改变其输出状态，并保持该状态直到下一个时钟脉冲的到来。
常见的触发器类型包括 D 触发器、JK 触发器、SR 触发器等。
D 触发器是在时钟脉冲上升沿或下降沿时，将输入数据（D 端）传输到输出端（Q 端）。
JK 触发器则根据输入的 J、K 信号和时钟脉冲来决定输出状态的翻转。
SR 触发器则由置位（S）和复位（R）信号控制输出状态。
三、实验设备与材料1、数字电路实验箱2、 74LS74（D 触发器）芯片、74LS112（JK 触发器）芯片、74LS279（SR 触发器）芯片3、示波器4、逻辑笔5、杜邦线若干四、实验内容与步骤1、 D 触发器实验按照实验箱的引脚说明，将 74LS74 芯片正确插入插座。
连接时钟信号源，将其频率设置为适当的值。
将 D 输入端分别接高电平和低电平，用逻辑笔观察 Q 和 Q'输出端的状态变化，并记录在表格中。
使用示波器观察时钟信号和 Q 输出端的波形，分析其关系。
2、 JK 触发器实验插入 74LS112 芯片，按照引脚连接电路。
设置不同的 J、K 输入组合，观察并记录 Q 输出端的状态变化。
同样使用示波器观察相关波形。
3、 SR 触发器实验安装 74LS279 芯片，连接电路。
改变 S、R 输入端的电平，观察 Q 输出端的状态。
五、实验数据记录与分析1、 D 触发器实验数据｜ D 输入｜ Q 输出（上升沿）｜ Q 输出（下降沿）｜｜｜｜｜｜ 0 ｜ 0 ｜ 0 ｜｜ 1 ｜ 1 ｜ 1 ｜从数据可以看出，在时钟上升沿或下降沿时，D 触发器能够准确地将 D 输入端的电平传输到 Q 输出端。
2、 JK 触发器实验数据｜ J ｜ K ｜ Q 输出（上升沿）｜ Q 输出（下降沿）｜｜｜｜｜｜｜ 0 ｜ 0 ｜保持｜保持｜｜ 0 ｜ 1 ｜ 0 ｜ 0 ｜｜ 1 ｜ 0 ｜ 1 ｜ 1 ｜｜ 1 ｜ 1 ｜翻转｜翻转｜分析可知，JK 触发器的输出状态根据 J、K 输入和时钟脉冲的组合进行相应的变化。
触发器实验报告一、实验目的本次实验的主要目的是深入了解触发器的工作原理和功能，通过实际操作和观察，掌握触发器在数字电路中的应用和特性。
二、实验原理触发器是一种具有记忆功能的基本逻辑单元，它能够在特定的输入条件下改变状态，并保持该状态直到接收到新的输入信号。
常见的触发器类型包括 SR 触发器、JK 触发器、D 触发器等。
以 D 触发器为例，其工作原理基于时钟信号的控制。
当时钟信号上升沿（或下降沿）到来时，D 输入端的数据被传送到输出端 Q。
三、实验设备与材料1、数字电路实验箱2、 74LS74（D 触发器芯片）3、示波器4、逻辑分析仪5、导线若干四、实验步骤1、按照实验电路图，在数字电路实验箱上连接好 D 触发器的引脚。
2、将 D 输入端分别连接到高电平（1）和低电平（0），观察时钟信号作用下 Q 输出端的变化。
3、使用示波器监测时钟信号和 Q 输出端的波形，记录并分析。
4、利用逻辑分析仪对触发器的输入和输出信号进行采集和分析，进一步验证其工作特性。
五、实验数据与结果在实验过程中，我们记录了以下数据：当 D 输入端为高电平时，在时钟信号的上升沿，Q 输出端变为高电平；当 D 输入端为低电平时，在时钟信号的上升沿，Q 输出端变为低电平。
通过示波器观察到的时钟信号和 Q 输出端的波形显示，Q 输出端的变化与时钟信号的上升沿和 D 输入端的电平状态相对应，符合 D 触发器的工作原理。
逻辑分析仪采集到的数据也进一步证实了触发器的正确工作。
六、实验分析与讨论1、从实验结果可以看出，D 触发器能够准确地在时钟信号的控制下存储和传输数据，具有稳定可靠的特性。
2、在实际应用中，触发器常用于存储二进制数据、实现计数器、移位寄存器等功能。
3、实验中可能存在的误差主要包括连接线路的接触不良、实验仪器的精度限制等。
但总体来说，实验结果能够清晰地反映出触发器的工作原理和性能。
七、实验结论通过本次触发器实验，我们成功地验证了 D 触发器的工作原理和特性。
触发器R-S、D、J-K实验报告（有数据）实验五触发器 R-S 、D 、J-K⼀、实验⽬的1、熟悉并掌握R-S 、D 、J-K 触发器的构成，⼯作原理和功能测试⽅法；2、学会正确使⽤触发器集成芯⽚；3、了解不同逻辑功能触发器相互转换的⽅法。
⼆、实验仪器及器件1、双踪⽰波器2、实验⽤元器件74LS00 1 ⽚ 74LS74 双D 型触发器 1 ⽚ 74LS112 双J-K 触发器 1 ⽚三、实验内容及结果分析1、基本R-SFF 功能测试将两个TTL 与⾮门⾸尾相接构成基本R-SFF 电路如图4.1 所⽰。
(1) 按下⾯的顺序在d S 、d R 端加信号：观察并记录FF 的Q 、Q 端的状态，将结果填⼊表4.1 中，并说明在上述各种输⼊状态下， FF 执⾏的是什么功能？表 4.1 表 4.2d Sd RQ Q逻辑功能 0 1 1 0 置0 1 1 1 0 保持 1 0 0 1 置1 111保持（2） d S 端接低电平， d R 端加脉冲（⼿动单脉冲）。
（3） d S 端接⾼电平， d R 端加脉冲（⼿动单脉冲）。
（4）连接d S 、d R ，并加脉冲（⼿动单脉冲）。
观察（2）、（3）、（4）三种情况下，Q 、Q 端的状态。
见表4.2 总结基本R-S FF 的Q 或Q 端的状态改变和输⼊端d S 、d R 的关系。
=+Q R Q 、=+Q S Q（5）当d S =d R =0 时，观察Q 、Q 端的状态。
此时使d S 、d R 同时由低电平跳为⾼电平时，注意观察Q 、Q 端的状态，重复3～5 次看Q 、Q 端的状态是否相同，以正确理解“不定”状态的含义。
表4.3d RQ Qd Sd RQ Qd Sd RQ Q0 0 1 1 00 1 1 0 0 1 1 111111111d Sd RQ Q0 脉冲 1 0 1脉冲0 1 脉冲10 0 1 1 0 0 1 1 0 0 1 1 1 11111111双D 型正边沿维持—阻塞型触发器74LS74的逻辑符号如图4.2 所⽰。
触发器实验报告一、实验目的本次实验的主要目的是深入了解和掌握触发器的工作原理、功能特性以及在数字电路中的应用。
通过实际操作和观察，增强对触发器逻辑行为的直观认识，提高电路设计和故障排查的能力。
二、实验设备和材料1、数字电路实验箱2、示波器3、逻辑分析仪4、各种集成触发器芯片（如 D 触发器、JK 触发器等）5、电阻、电容、导线若干三、实验原理1、触发器的定义和分类触发器是一种能够存储一位二进制信息的基本单元电路，根据其逻辑功能的不同，可分为 D 触发器、JK 触发器、T 触发器和 SR 触发器等。
2、 D 触发器D 触发器在时钟脉冲 CP 的上升沿（或下降沿）将输入数据 D 锁存到输出端 Q。
其逻辑表达式为：Q(n+1) ＝ D。
3、 JK 触发器JK 触发器具有置0、置1、保持和翻转四种功能。
当J=1，K=0 时，在时钟脉冲作用下触发器置 1；当 J=0，K=1 时，触发器置 0；当J=K=0 时，触发器保持原态；当 J=K=1 时，触发器翻转。
其逻辑表达式为：Q(n+1) ＝JQ(n)’ ＋K’Q(n)。
4、触发器的触发方式触发器的触发方式分为边沿触发和电平触发。
边沿触发是指在时钟脉冲的上升沿或下降沿触发，而电平触发是指在时钟脉冲为高电平或低电平时触发。
边沿触发方式可以有效地避免空翻现象，提高电路的可靠性。
四、实验内容和步骤1、 D 触发器实验（1）按照实验电路图，在实验箱上连接好 D 触发器电路，将输入信号 D 接逻辑电平开关，时钟信号 CP 接脉冲信号源。
（2）通过改变输入信号 D 的电平状态和时钟信号 CP 的脉冲，用示波器观察输出端 Q 和Q’的波形，并记录下来。
（3）分析输出波形与输入信号之间的关系，验证 D 触发器的逻辑功能。
2、 JK 触发器实验（1）类似地，连接好 JK 触发器电路，将 J、K 输入端分别接逻辑电平开关，时钟信号 CP 接脉冲信号源。
（2）设置不同的 J、K 输入组合，观察输出端 Q 和Q’的波形，并记录。
触发器的实验报告触发器的实验报告引言：触发器是数字电路中常用的一种元件，它具有记忆功能，能够存储和传递信息。
在本次实验中，我们将通过搭建和测试不同类型的触发器电路，深入了解触发器的工作原理和应用。
一、RS触发器的搭建与测试RS触发器是最简单的一种触发器，由两个交叉连接的非门组成。
我们首先按照电路图搭建RS触发器电路，并连接输入和输出信号线。
然后，通过输入不同的逻辑电平，观察输出的变化情况。
实验结果显示，当输入信号为00时，输出保持不变；当输入信号为01时，输出为0；当输入信号为10时，输出为1；当输入信号为11时，输出保持不变。
这说明RS触发器能够存储和传递信息，并且具有稳定的工作状态。
二、D触发器的搭建与测试D触发器是一种常用的触发器，它具有单个输入端和两个输出端。
我们按照电路图搭建D触发器电路，并连接输入和输出信号线。
接下来，我们通过改变输入信号的逻辑电平，观察输出的变化情况。
实验结果显示，当输入信号为0时，输出保持不变；当输入信号为1时，输出与输入信号同步。
这表明D触发器可以根据输入信号的变化来更新输出信号，实现信息的存储和传递。
三、JK触发器的搭建与测试JK触发器是一种常用的触发器，它具有两个输入端和两个输出端。
我们按照电路图搭建JK触发器电路，并连接输入和输出信号线。
然后，我们通过改变输入信号的逻辑电平，观察输出的变化情况。
实验结果显示，当输入信号为00时，输出保持不变；当输入信号为01时，输出为0；当输入信号为10时，输出为1；当输入信号为11时，输出取反。
这说明JK触发器能够根据输入信号的不同来更新输出信号，并具有翻转输出的功能。
四、T触发器的搭建与测试T触发器是一种特殊的JK触发器，它只有一个输入端和两个输出端。
我们按照电路图搭建T触发器电路，并连接输入和输出信号线。
接下来，我们改变输入信号的逻辑电平，观察输出的变化情况。
实验结果显示，当输入信号为0时，输出保持不变；当输入信号为1时，输出取反。
触发器及其应用实验报告触发器及其应用实验报告引言在现代电子技术中，触发器是一种重要的数字电路元件，用于存储和控制信号的状态。
触发器广泛应用于计算机、通信、控制系统等领域，具有重要的实际应用价值。
本实验旨在通过实际操作，深入理解触发器的工作原理和应用。
实验目的1. 了解触发器的基本概念和工作原理。
2. 学习触发器的常见类型及其特点。
3. 掌握触发器在数字电路中的应用。
实验仪器和材料1. 示波器2. 电源3. 电阻、电容等元件4. 7400系列触发器芯片实验步骤1. 实验一：RS触发器的实验a. 将7400芯片连接到电源和示波器上。
b. 通过连接电路，将RS触发器的输入端和输出端连接到示波器上。
c. 分别给RS触发器的S和R输入端施加高电平和低电平信号，观察输出端的变化。
d. 记录实验结果并进行分析。
2. 实验二：D触发器的实验a. 将7400芯片连接到电源和示波器上。
b. 通过连接电路，将D触发器的输入端和输出端连接到示波器上。
c. 分别给D触发器的D输入端施加高电平和低电平信号，观察输出端的变化。
d. 记录实验结果并进行分析。
3. 实验三：JK触发器的实验a. 将7400芯片连接到电源和示波器上。
b. 通过连接电路，将JK触发器的输入端和输出端连接到示波器上。
c. 分别给JK触发器的J和K输入端施加高电平和低电平信号，观察输出端的变化。
d. 记录实验结果并进行分析。
实验结果与分析通过实验一、实验二和实验三，我们观察到了不同类型触发器的输入和输出变化情况。
在RS触发器中，当S和R输入均为低电平时，输出保持不变；当S和R输入均为高电平时，输出翻转；当S为高电平，R为低电平时，输出为高电平；当S为低电平，R为高电平时，输出为低电平。
在D触发器中，输出跟随输入信号变化，实现了数据的存储和传输。
在JK触发器中，当J和K输入均为低电平时，输出保持不变；当J和K输入均为高电平时，输出翻转；当J为高电平，K为低电平时，输出为高电平；当J为低电平，K为高电平时，输出为低电平。
第11章03节主从JK触发器教学设计新课学习一、JK触发器识读JK触发器的逻辑图JK触发器性能比R-S触发器更完善、更优良、消除了空翻现象，又克服了R-S触发器状态不定的问题，所以应用广泛。
能够写出JK触发器的逻辑符号。
1、JK触发器的电路组说明：该触发器是CP下降沿(负脉冲)触发有效(有小圆圈)。
2、逻辑功能设触发器始态为Q0，1DD==SR(悬空)。
当J K1时，nnQQ=+1；当J=K=0时，Q n + 1=Q n；当J=1、K=0时Q n + 1=1；当J=0、K=1时，01=+nQ3、真值表JK触发器真值表J K 1+n Q0 0 n Q1 1nQ0 1 01 0 14、波形图边沿触发器：触发器状态只取决于CP上升（或下降）沿时刻的输入信号状态(例如：J端或K端电平)的触发器。
三、总结学生回答学生观察学生讨论教师点拨师生互动播放课件教师提问学生总结学生列表教师讲授学生讨论15分钟10分钟二、D触发器D触发器是由JK触发器转换而成，如图所示。
1.D触发器结构和符号把JK触发器K端接一反向器后接J 连在一起，构成D触发器。
2.D触发器工作原理无论触发器原态是“0”还是“1”. （1）当D=0（J=0，K=1）在CP下降沿到来时，触发器书出状态为“0”，即Q n+1=0（2）当D=1（J=1，K=0）在CP下降沿到来时，触发器书出状态为“1”，即Q n+1=1.真值表与波形图如图所示（3）特性方程：Q n+1=D 1、JK触发器的逻辑符号和功能（Q初态为0）D触发器电路D触发器逻辑符号D触发器真值表D Q n+1逻辑功能0 0 置“0”1 1 置“1”D触发器波形学生讨论教师点拨师生互动。
STE-3A 数字电路实验—11实验十一 JK、D触发器实验一．实验目的1. 掌握JK、D触发器的逻辑功能。
2. 熟悉TTL JK、D触发器功能的测试方法。
二．电路原理简述触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。
触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
主从JK触发器的逻辑图和符号如图11-1所示，它由两级RS触发器组成，前级为主触发器，后级为从触发器，并将后级输入反馈到前级输入，以消除不确定状态。
在两级时钟输入端之间接一个非门，其作用是使主、从触发器的时钟脉冲极性相反。
CP为时钟脉冲输入端，J、K为控制输入端。
主触发器有两个S端，一个接从触发器Q，一个就是J输入端，两个S端是“与”关系，这个与门的输出就是前级同步RS触发器的S1输入端，R端也有两个，一个接从触发器Q，一个就是K输入,两个R端也是“与”关系，它的输出就是前级同步RS 触发器的R1输入端，即S1＝JQ，R1＝KQ。
在从触发器中，也可引出其异步输入端S D和R D（图11-1中未画出）。
主从JK触发器的真值表如表11-1所示。
（a）逻辑图（b）逻辑符号图11-1表11-1D触发器的状态方程为：Qn+1=D。
其状态的更新发生在CP脉冲的边沿，触发器的状态只取决于时针到来前D端的状态。
D触发器应用很广，可用做数字信号的寄存，移位寄存，分频和波形发生器等，其逻辑符号如图11-2：图11-2三．实验设备名称数量型号1．适配器1只SD1282．四位输入器1只SD1013．4非门1只SD1234．JK触发器2只SD1195．电源1只5V6．实验板1块5孔7．电子导线若干四．实验内容与步骤1. 按图11-3连接线路，用手控方式输入时钟脉冲，按表11-2在J、K端输入不同数据，观察Q、Q的变化情况，将实验结果填入表中。
d触发器实验报告D 触发器实验报告一、实验目的本次实验的主要目的是深入理解 D 触发器的工作原理，掌握其逻辑功能和特性，并通过实际操作和测试，学会使用相关仪器设备进行电路搭建和性能分析。
二、实验原理1、 D 触发器的定义与逻辑符号D 触发器是一种具有存储功能的数字电路元件，它能够在时钟脉冲的上升沿或下降沿将输入的数据（D 端）锁存到输出端（Q 端）。
其逻辑符号通常包括数据输入端（D）、时钟输入端（CLK）、输出端（Q 和\（＼overline{Q}＼））以及置位端（SET）和复位端（RESET）。
2、工作原理当时钟脉冲为低电平时，D 触发器保持原来的状态不变。
当时钟脉冲上升沿到来时，如果 D 端为高电平，则 Q 端输出高电平；如果 D 端为低电平，则 Q 端输出低电平。
3、特性方程＼（Q^｛n ＋ 1} ＝ D\）（在时钟上升沿时）三、实验仪器与设备1、数字电路实验箱提供电源、逻辑电平输入和输出接口，以及各种数字芯片的插槽。
2、示波器用于观察时钟脉冲和输出信号的波形，以分析电路的工作情况。
3、数字万用表用于测量电路中的电压、电流等参数，检查电路的连接是否正常。
4、 74LS74 双 D 触发器芯片本次实验所使用的核心芯片，具有两个独立的 D 触发器。
四、实验内容及步骤1、电路搭建按照实验原理图，在数字电路实验箱上插入 74LS74 芯片，并使用导线将其与电源、地、时钟脉冲源以及逻辑电平输入和输出端连接起来。
确保电路连接正确无误，避免短路和断路现象。
2、功能测试（1）将 D 端分别接高电平和低电平，观察在时钟脉冲上升沿作用下，Q 端输出的变化情况。
（2）使用示波器同时观察时钟脉冲和 Q 端输出的波形，验证 D 触发器的工作特性。
3、置位和复位功能测试（1）通过置位端（SET）和复位端（RESET）将 D 触发器强制置为高电平或低电平，观察 Q 端的输出状态。
（2）在置位或复位操作后，再次改变 D 端的输入电平，观察在时钟脉冲作用下 Q 端的输出是否受到影响。
数电实验触发器实验报告一、实验目的本次实验的主要目的是通过设计和搭建触发器电路，掌握数字电路中触发器的工作原理和应用。
二、实验原理触发器是数字电路中重要的基本模块之一，它可以存储一个二进制数据位，并且在满足一定条件时自动改变输出状态。
常见的触发器有RS 触发器、D触发器、JK触发器和T触发器等。
在本次实验中，我们将主要学习D型触发器和JK型触发器。
其中D 型触发器是最简单的一种，它只有一个数据输入端（D），一个时钟输入端（CLK）和两个输出端（Q和Q’）。
当时钟信号CLK为高电平时，D型触发器会将输入信号D存储在内部，并将其输出到Q端；当CLK为低电平时，则保持原来的状态不变。
JK型触发器则相对复杂一些，在其内部有两个输入端J和K，一个时钟输入端CLK以及两个输出端Q和Q’。
当J=1、K=0且CLK为高电平时，JK型触发器会将Q置为1；当J=0、K=1且CLK为高电平时，则将Q置为0；当J=K=1且CLK为高电平时，则将Q取反（即从0变为1，或从1变为0）；当J=K=0时，触发器保持原来的状态不变。
三、实验步骤1. 搭建D型触发器电路首先，我们需要准备以下元器件：- 74HC74 D型触发器芯片- 10kΩ电阻若干- LED灯若干- 杜邦线若干- 电源模块然后按照以下步骤进行搭建：（1）将74HC74芯片插入面包板中，并连接VCC和GND引脚到电源模块上。
（2）将D输入端连接到一个开关上，并通过一个10kΩ电阻连接到VCC上。
（3）将时钟输入CLK连接到另一个开关上，并通过一个10kΩ电阻连接到VCC上。
（4）将Q输出端接入LED灯并通过一个220Ω电阻限流，然后将LED的另一端接地。
（5）用杜邦线分别连接各个元器件，注意不要漏接或接错。
2. 搭建JK型触发器电路准备的元器件和工具与第一步相同，只是需要额外准备一个开关作为J、K输入端。
按照以下步骤进行搭建：（1）将74HC74芯片插入面包板中，并连接VCC和GND引脚到电源模块上。
触发器及应用实验结论触发器是一种在特定条件下自动执行某些操作的电路或设备。
它可以感知到输入信号的变化并在满足特定条件时产生输出信号。
触发器在数字电路和计算机系统中广泛应用，可以用于存储临时数据、控制数据流、实现时序逻辑等。
触发器按照功能和特性的不同可以分为多种类型，常见的有RS触发器、JK触发器、D触发器等。
下面将分别介绍这些触发器及其应用实验结论。
1. RS触发器：RS触发器由两个互补型与非门（NAND）构成，其输入端分别为R和S。
当RS触发器的R和S输入均为0时，输出保持不变；当R为1，S 为0时，输出为0；当R为0，S为1时，输出为1；当R和S同时为1时，输出取决于触发器的状态。
RS触发器可以用于存储单个位的数据。
应用实验结论：实验观察到，当R和S输入分别为0时，输出保持不变；当R 为1，S为0时，输出为0；当R为0，S为1时，输出为1；当R和S同时为1时，输出取决于触发器之前的状态。
2. JK触发器：JK触发器由两个互补型与非门（NAND）和两个与门（AND）构成，其输入端分别为J和K。
JK触发器在RS触发器的基础上进行了改进，可以避免R和S同时为1时输出的不确定性。
当JK触发器的J和K输入均为0时，输出保持不变；当J为1，K为0时，输出为1；当J为0，K为1时，输出为0；当J和K同时为1时，输出反转。
应用实验结论：实验观察到，当J和K输入分别为0时，输出保持不变；当J 为1，K为0时，输出为1；当J为0，K为1时，输出为0；当J和K同时为1时，输出反转。
3. D触发器：D触发器由一个与门（AND）和一个互补型与非门（NAND）构成，其输入端为D。
D触发器的输入信号直接传递到输出端，可以用于存储单个位的数据。
D触发器常用于时钟信号，用来控制数据的读写操作。
应用实验结论：实验观察到，D触发器的输出与D信号的输入一致，当D信号发生变化时，输出也随之变化。
除了上述应用实验结论，触发器还可以用于实现计数器、时序逻辑等复杂的功能。
数电触发器实验报告数电触发器实验报告引言：数电触发器是数字电路中一种重要的元件，它能够存储和传输信息。
本次实验旨在通过实际操作，深入理解数电触发器的工作原理和应用。
实验一：RS触发器RS触发器是最基本的触发器之一，由两个交叉耦合的反馈环组成。
在实验中，我们使用了两个门电路构建了一个RS触发器。
实验步骤：1. 按照电路图连接电路，并确保电源接线正确。
2. 将输入信号接入RS触发器的输入端口。
3. 在示波器上观察输入和输出信号的波形。
实验结果：通过示波器观察，我们发现当输入信号为0时，输出信号保持不变；当输入信号为1时，输出信号发生翻转。
这说明RS触发器能够存储信息，并根据输入信号的变化来改变输出信号。
实验二：D触发器D触发器是一种常用的数字存储器件，它具有单一输入和双输出的特点。
在实验中，我们使用了逻辑门电路构建了一个D触发器。
实验步骤：1. 按照电路图连接电路，并确保电源接线正确。
2. 将输入信号接入D触发器的输入端口。
3. 在示波器上观察输入和输出信号的波形。
实验结果：通过示波器观察，我们发现D触发器的输出信号和输入信号完全一致，即输出信号始终等于输入信号。
这说明D触发器能够存储和传输信息，但不会对输入信号进行任何处理。
实验三：JK触发器JK触发器是一种带有两个输入端口的触发器，它能够实现RS触发器和D触发器的功能，并且具有更高的灵活性。
在实验中，我们使用了逻辑门电路构建了一个JK触发器。
实验步骤：1. 按照电路图连接电路，并确保电源接线正确。
2. 将输入信号接入JK触发器的输入端口。
3. 在示波器上观察输入和输出信号的波形。
实验结果：通过示波器观察，我们发现JK触发器的输出信号与输入信号之间存在一定的逻辑关系。
根据输入信号的不同组合，JK触发器可以实现存储、传输和翻转等功能。
结论：通过本次实验，我们深入了解了数电触发器的工作原理和应用。
RS触发器能够存储信息，D触发器能够存储和传输信息，而JK触发器具有更高的灵活性。
STE-3A 数字电路实验—11
实验十一 JK、D触发器实验
一．实验目的
1. 掌握JK、D触发器的逻辑功能。
2. 熟悉TTL JK、D触发器功能的测试方法。
二．电路原理简述
触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。
触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
主从JK触发器的逻辑图和符号如图11-1所示，它由两级RS触发器组成，前级为主触发器，后级为从触发器，并将后级输入反馈到前级输入，以消除不确定状态。
在两级时钟输入端之间接一个非门，其作用是使主、从触发器的时钟脉冲极性相反。
CP为时钟脉冲输入端，J、K为控制输入端。
主触发器有两个S端，一个接从触发器Q，一个就是J输入端，两个S端是“与”关系，这个与门的输出就是前级同步RS触发器的S1输入端，R端也有两个，一个接从触发器Q，一个就是K输入,两个R端也是“与”关系，它的输出就是前级同步RS 触发器的R1输入端，即S1＝JQ，R1＝KQ。
在从触发器中，也可引出其异步输入端S D和R D（图11-1中未画出）。
主从JK触发器的真值表如表11-1所示。
（a）逻辑图（b）逻辑符号
图11-1
表11-1
D触发器的状态方程为：Qn+1=D。
其状态的更新发生在CP脉冲的边沿，触发器的状态只取决于时针到来前D端的状态。
D触发器应用很广，可用做数字信号的寄存，移位寄
存，分频和波形发生器等，其逻辑符号如图11-2：
图11-2
三．实验设备
名称数量型号
1．适配器1只SD128
2．四位输入器1只SD101
3．4非门1只SD123
4．JK触发器2只SD119
5．电源1只5V
6．实验板1块5孔
7．电子导线若干
四．实验内容与步骤
1. 按图11-3连接线路，用手控方式输入时钟脉冲，按表11-2在J、K端输入不同数据，观察Q、Q的变化情况，将实验结果填入表中。
图11-3
表11-2
2. 为观察JK触发器后治触发的功能，将四只JK触发器按图11-4接线，构成一只异步四位计数器，用手控方式依次输入0－15时钟脉冲，观察A、B、C、D输出，将结果记入表11-3。
注意手控时的感觉，当手控时钟信号按钮按下去时（即脉冲前沿），触发器不翻转，而当手控时钟信号按钮松开时，触发器就翻转，输出的二进制数进一位。
图11-4
3. JK触发器转换成D触发器。
按图11-5接线，由四位输入单元按表11-4从D端输入不
同数据，观察输出Q、Q的变化，将结果填入表中。
图11-5
表11-4
4. 用与门和或非门组成D触发器，按图11-6接线，将结果填入表11-5中。
图11-6
五．分析与讨论
1. JK触发器为什么能避免空翻现象？又为什么能免除不定状态？
2. 试分别将JK触发器改接成T'触发器和T触发器，并分别画出其逻辑图。
