电子设计自动化技术第四章quartusII使用

QuartusII软件的使用方法冯海芹编四川托普信息技术职业学院电子与通信系QuartusII的设计流程QuartusII软件的使用方法一、设计输入1.建立工程任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。

此文件夹将被EDA 软件默认为工作库（Work Library）。

一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。

首先建立工作库目录，以便存储工程项目设计文件。

在D盘下新建文件夹并取名Mydesign。

双击QuartusII软件启动图标，即可启动QuartusII软件，启动界面如图1-2所示。

使用New Project Wizard 可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称，还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA 工具，以及目标器件系列和具体器件等。

在此要利用“New Preject Wizard”工具选项创建此设计工程，并设定此工程的一些相关的信息，如工程名、目标器件、综合器、仿真器等。

(1)打开建立新工程管理窗。

选择菜单File→New Preject Wizard 命令，即弹出“工程设置”对话框（图1-3），以此来建立新的工程。

(2)在单击图1-3后，出现了设置工程的基本信息，如图1-4所示。

单击此对话框最上一栏右侧的“… ”按钮，可以选择工程存放在硬盘上的位置，此例中将工程放在D盘Mydesign文件夹下。

这三行的第一行的d:\Mydesign表示工程所在的工作库文件夹；第二行的half_add 表示此项工程的工程名，工程名可以取任何其他的名，也可直接用顶层文件的实体名作为工程名，在此就是按这种方式取的名；第三行是当前工程顶层文件的实体名，这里即为half_add。

（2）将设计文件加入工程中。

单击图1-4中的Next 按钮，弹出对话框如图1-5所示，在对话框中单击File name 右侧的“… ”按钮，可以将与工程相关的所有VHDL 文件（如果有的话）加入进此工程，此工程文件加入的方法有两种：第1 种方法是单击“Add … ”按钮，从工程目录中选出相关的VHDL 文件；第2 种方法是单击Add All 按钮，将设定的工程目录中的所有VHDL 文件加入到工程文件栏中。

10.2Quartus II介绍及应用10.2.1Quartus II软件介绍Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。

Altera是世界上最大可编程逻辑器件的供应商之一，Quartus II作为一种可编程逻辑的设计环境,由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。

Quartus II设计软件是业界唯一提供FPGA和固定功能HardCopy器件统一设计流程的设计工具，界面友好，使用便捷，在Quartus II上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载等整个设计流程。

Quartus II开发系统的特点（1）开放的界面Quartus II具有开放性、多平台、完全集成化、丰富的设计库、模块化工具等特点，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式（本书主要针对原理图输入的设计方法进行讲解），内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

（2）与结构无关Quartus II支持Altera公司的MAX3000A系列、MAX7000系列、MAX9000系列、ACEX 1K系列、APEX20K系列、APEX II系列、FLEX6000系列、FLEX10K系列，支持MAX7000/MAX3000等乘积项器件。

支持MAX II CPLD系列、Cyclone系列、Cyclone II、Stratix II系列、Stratix GX系列等。

此外，Quartus II通过和DSP Builder工具与Matlab/Simulink 相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。

Q u a r t u s I I使用指南在这个实验中我们通过一个简单的实例来演示如何使用Quartus II。

在PLD器件上做一个完整的逻辑设计。

我们将在PLD上实现一个三人表决器的逻辑。

三人表决，以少数服从多数为原则，多数人同意则议案通过，否则议案被否决。

这里，我们使用三个按键代表三个参与表决的人，置“0”表示该人同意议案，置“1”表示该人同意议案；两个指示灯用来表示表决结果，LED1 点亮表示议案通过，LED2 点亮表示议案被否决。

真值表如下：S1 S2 S3 LED1 LED20 0 0 0 10 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 0下面我们就具体来实现这一设计。

1、双击桌面上Quartus II的图标，启动Quartus II软件。

2、通过File => New Project Wizard…菜单命令启动新项目向导。

3、在随后弹出的对话框上点击Next按钮，继续。

4、在What is the working directory for this project栏目中设定新项目所使用的路径；在What is the name of this project栏目中输入新项目的名字: vote，点击Next按钮。

5、在这一步，向导要求向新项目中加入已存在的设计文件。

因为我们的设计文件还没有建立，所以点击Next按钮，跳过这一步。

6、在这一步选择器件的型号。

Family栏目设置为Cyclone，选中Specific device selected in ‘Available devices’ list选项，在Avail able device窗口中选中所使用的器件的具体型号，这里以EP1C6Q240C8为例。

点击Next按钮，继续。

7、在这一步，可以为新项目指定综合工具、仿真工具、时间分析工具。

在这个实验中，我使用Quartus II6.0的默认设置，直接点击Next按钮，继续。

实验一_QuartusII的使用引言：Quartus II是一款由美国Intel公司开发的FPGA设计软件，广泛应用于数字集成电路设计和原型验证。

本实验将介绍Quartus II的基本使用方法，包括项目创建、设计输入、约束设置、编译与仿真等。

一、环境准备二、项目创建1.启动Quartus II软件，选择"File" -> "New Project Wizard"创建新项目。

在弹出的对话框中，选择项目的存储位置和名称，并选择合适的目标设备和设计流程。

点击"Next"进入下一步。

2.在第二步中，选择项目的项目类型和是否要添加预定义的IP （Intellectual Property）核。

IP核是现成的、可重用的模块，可以简化设计。

根据自己的需求进行选择，点击"Next"。

3.在第三步中，选择顶层设计文件的命名，并点击"Next"。

5.在第五步中，对项目的设置进行回顾，并点击"Finish"完成项目创建。

三、设计输入1.双击项目中的顶层设计文件，打开Design Entry工具。

在Design Entry工具中，可以通过图形界面或者Verilog/VHDL语言进行设计输入。

a.如果选择使用图形界面，可以在左侧工具栏中选择需要的元件，然后在设计区域中拖拽放置，最终形成需要的电路结构。

b.如果选择使用Verilog/VHDL语言，可以在设计区域中输入相应的代码，然后进行语法检查。

2.在设计完成后，可以使用编译按钮对设计进行编译。

编译过程中，Quartus II会对设计进行分析、优化和进行布线等操作，生成逻辑网表。

四、约束设置1.双击项目中的顶层设计文件，打开Design Constraints工具。

在Design Constraints工具中，可以设置时钟频率、信号约束、引脚约束等。

Quartus Ⅱ入门教程（一个Verilog 程序的编译和功能仿真）Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。

硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。

接下来我们对这种智能的EDA 工具进行初步的学习。

使大家以后的数字系统设计更加容易上手。

●快捷工具栏：提供设置（setting ），编译（compile ）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。

●菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。

●信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。

第二步：新建工程（file>new Project Wizard ）1工程名称：2添加已有文件（没有已有文件的直接跳过next ）3 选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC208-10芯片）(注：如果不下载到开发板上进行测试，这一步可以不用设置)4 选择仿真，综合工具（第一次实验全部利用quartus 做，三项都选None ，然后next）5 工程建立完成（点finish）第三步：添加文件（file>new> VHDL file ），新建完成之后要先保存。

第四步：编写程序以实现一个与门和或门为例，Verilog 描述源文件如下：module test(a,b,out1,out2);input a,b;Output out1,out2;assign out1=a&b;assign out2=a | b;endmodule 然后保存源文件；第五步：检查语法（点击工具栏的这个按钮（start Analysis & synthesis ））点击确定完成语法检查第六步：（锁定引脚，点击工具栏的（pin planner ））(注：如果不下载到开发板上进行测试，引脚可以不用分配)双击location为您的输入输出配置引脚。

QuartusII软件使用说明Quartus II软件使用说明1.介绍Quartus II是一款由Intel开发的集成电路设计软件，主要用于数字逻辑电路的设计和开发。

本文将详细介绍Quartus II软件的安装、基本功能以及常用的设计流程。

2.安装2.1 硬件要求确定您的计算机是否符合Quartus II的硬件要求，包括处理器、内存和硬盘空间。

2.2 安装程序从Intel官方网站Quartus II的安装程序，并按照指引执行安装步骤。

2.3 许可证文件在安装过程中，您需要提供许可证文件以完成软件的激活。

3.Quartus II界面3.1 工程导航器工程导航器是Quartus II的主界面，您可以在此查看和管理当前项目下的所有文件和文件夹。

3.2 编辑器Quartus II提供了多种编辑器，包括原理图编辑器、文本编辑器和波形编辑器等。

您可以根据需要选择适合的编辑器进行设计和编码。

4.基本功能4.1 创建新工程在工程导航器中，选择“新建”并指定工程名称和存储位置，然后选择设计类型和顶层设计文件。

4.2 添加文件通过“添加文件”功能可以将需要的文件添加到工程中，包括原理图文件、VHDL文件和Verilog文件等。

4.3 综合与分析在设计过程中，需要进行综合和分析以验证电路功能和逻辑正确性。

4.4 时序约束通过时序约束可以设置电路的时钟频率、延迟和时序要求等。

4.5 编译报告编译报告可以查看设计的状态和一些警告或错误信息。

5.设计流程5.1 设计规划在设计之前，需要进行设计规划，包括确定设计目标、功能分析和资源规划等。

5.2 电路设计按照设计规划进行电路设计，包括原理图设计、RTL设计和模块设计等。

5.3 综合与优化对设计进行综合和优化，以达到性能和资源的平衡。

5.4 约束设置与时序分析设置时序约束并进行时序分析，以保证电路满足时序要求。

5.5 布局与布线对设计进行物理布局和布线，以优化电路的布局及信号传输路径。

Quartus_II使用方法第1章QUARTUS II2.1 QUARTUSII概述设计输入是设计者对系统要实现的逻辑功能进行描述的过程。

设计输入有多种表达方式，常用的用原理图输入、硬件描述语言输入、网表输入等。

1、原理图输入：原理图设计输入方式是利用软件提供的各种原理图库，采用画图的方式进行设计输入。

这是一种最为简单和直观的输入方式。

原理图输入方式的效率比较低，半只用于小规模系统设计，或用于在顶层拼接各个以设计完成的电路子模块。

2、硬件描述语言输入：这种设计输入方式是通过文本编辑器，用VHDL，Verilog或AHDL等硬件描述语言进行设计输入。

采用语言描述的有点事效率较高，结果容易仿真，信号观察方便，在不同的设计输入库之间转换方便，适用于大规模数字系统的设计。

但语言输入必须依赖综合器，只有好的综合器才能把语言综合成优化的电路。

3、网表输入：现代可编程数字系统设计工具都提供了和它第三方EDA工具相连接的接口。

采用这种方法输入时，可以通过标准的网表把它设计工具上已经实现了的设计直接移植进来，而不必重新输入。

一般开发软件可以接受的网表有EDIF格式、VHDL 格式及Verilog格式等。

在用网表输入时，必须注意在两个系统中采用库的对应关系，所有的库单元必须一一对应，才可以成功读入网表[6]。

2.2 QUARTUSII建立工程项目在Quartus II 中，用户的每个独立设计都对应一个工程项目，每个工程项目可包含一个或多个设计文件。

其中一个是顶层文件，编译器是对项目中的顶层文件进行编译的，项目同时还管理编译过程中产生的各种中间文件，这些中间文件的文件名相同，但后缀名不同。

为了便于管理，对于每个新的项目应该建立一个单独的子目录。

指定项目名称的步骤如下：1. 打开Quartus II，在File 菜单中选择New Project Wizard 项，将出现工程项目建立向导对话框。

如图2-1 (a)所示。

2. 点击“Next”，进入到如图2-1 (b)所示的工程项目命名对话框，在最上面的文本输入框中输入为该项目所建的目录名，如本例为“E:\Clock”，在中间的文本输入框中输入项目名称，本次实验为“adder”，在最下面的文本输入框中输入最顶层模块的名称“adder”。