09125@52RD_ESD保护设计参考

基于ＥＳＤ保护设计参考　——使用ＥＳＤ保护二极管进行ＥＳＤ保护　简介　 当今，随着电子应用的日益普及，晶体管的集成度日益提高，一个硅管里可以集成的性能和功能也就越来越多。

这样，对一个系统来说，ＥＳＤ保护便显得尤为重要。

Ｃａｌｉｆｏｒｎｉａ Ｍｉｃｒｏ Ｄｅｖｉｃｅ（加利福尼亚微设备有限公司）生产了一系列集成的ＥＳＤ保护二极管阵列，这种二极管阵列满足目前世界上最严格的ＥＳＤ测试国际标准——ＩＥＣ（国际电工委员会）－１０００－４－２。

这篇应用指南阐述了设计者最关心的问题，即如何从使用这种ＥＳＤ保护二极管阵列得到最大好处。

　ＩＥＣ－１０００－４－２　ＥＳＤ模型　ＩＥＣ－１０００－４－２　ＥＳＤ模型创造了一种能够在可控环境中衡量和测试电子设备承受ＥＳＤ的能力，这种方法已被广泛接受。

在此标准中，ＥＳＤ脉冲是这样来模拟的：它通过给一个１５０ｐＦ的电容充电一个很高电压，接着通过３３０ｏｈｍ　的电阻放电到被测设备。

静电可以通过电气接触直接打到被测点（直接放电），也可以通过空气气隙间接打到被测点（间接放电）。

因为间接放电具有不确定性，并且其测试结果不易复现，所以，首选的测试方法是直接放电。

这个标准严格规定了４个测试等级，如表—１所示。

注意：同一等级的直接放电和间接放电测试规格没有内在的等效关系。

　ＥＳＤ保护的设计方案　对电子系统来说，防静电方法很多。

可以通过机械方法防静电，在用户易接触到的那些点周围，通过恰当地布置地屏蔽面来消除静电；也可以通过交替的屏蔽路径来分散ＥＳＤ的能量，这样它就不会损坏内部比较敏感的元器件。

如果你有兴趣，可以看一下Ｃａｌｉｆｏｒｎｉａ Ｍｉｃｒｏ Ｄｅｖｉｃｅ的应用指南ＡＰ－２０８《高性能集成电路静电放电保护措施》，它对静电放电方面进行了详细讨论，并介绍了常见的各种保护措施。

　Ｃａｌｉｆｏｒｎｉａ Ｍｉｃｒｏ Ｄｅｖｉｃｅ所生产的一系列的ＥＳＤ保护二极管阵列，其设计均通过了ＩＥＣ－１０００－４－２国际标准直接放电测试的四个等级。

见表—２所示。

　这些阵列的每个通道用一对二极管作为基本的ＥＳＤ保护机制（见图—１）。

在实际应用中，Ｖｐ一般接系统电源，Ｖｎ接地，通道的Ｉ／Ｏ　ｐｉｎ接被保护设备和或Ｉ／Ｏ线。

（以下所提电压均以地为参考点）当一个正的静电脉冲打到通道的Ｉ／Ｏ　ｐｉｎ时，二极管Ｄ１导通，将静电引入系统电源。

因此通道Ｉ／Ｏ　ｐｉｎ　的电压钳位在电源电压加上Ｄ１的正向导通电压；同理，当一个负的静电打到通道的Ｉ／Ｏ　ｐｉｎ，Ｄ２导通，通道Ｉ／Ｏ　ｐｉｎ的电压就钳位在Ｄ２的正向导通电压，其值为负。

因此，实际打到被保护设备或Ｉ／Ｏ线的电压比所用的ＥＳＤ尖峰电压低得多。

　对既定的静电放电等级，与使用齐纳击穿二极管或别的击穿二极管相比，使用这种ＥＳＤ保护电路的主要好处在于，其负载电容很低。

因为Ｄ１和Ｄ２上的正向导通电压要比击穿二极管的击穿电压低得多，受静电冲击时Ｄ１和Ｄ２上消耗的功率也就低得多；并且，Ｄ１、Ｄ２的尺寸可以做得很小，产生的节点电容就非常地小。

比如，Ｐ／Ｎ为ＰＡＣＤＮ００６的ＥＳＤ保护电路的实际信道负载电容仅为３ｐｆ。

而对于一般击穿二极管保护设备其负载电容能降到１００ｐｆ已不多见。

在像视频口那样的高速应用设备中，负载电容可是个严重问题，因为电容会使信号边沿变化缓慢，从而导致信号失真。

　ＩＥＣ－１０００－４－２　ＥＳＤ　脉冲的特点　ＩＥＣ－１０００－４－２标准所述ＥＳＤ模型详细规定了ＥＳＤ电流脉冲要有一个极其短暂的上升时间（在７００ｐｓ到１ｎｓ之间），如图—２所示。

更进一步要求，与此标准相兼容的ＥＳＤ枪也必须以表—３所示波形参数为标准。

如此快的上升时间要求在设计和Ｌａｙｏｕｔ保护电路时必须加以注意。

这篇应用指南将解释这些问题并提供设计指导，从而保证用户可以从使用ＥＳＤ二极管保护阵列得到最大好处。

　ＥＳＤ电流路径上寄生自感的影响　首先，让我们来测一下ＥＳＤ电流路径上寄生电感对电路的影响。

如果控制不当，这些寄生自感会很明显地增大ＥＳＤ保护二极管的钳位电压。

图－３说明了打入正的静电脉冲时寄生自感Ｌ１对正向电源回路的影响。

此时，Ｄ１导通，ＥＳＤ电流脉冲ＩＥＳＤ被导入Ｖｃｃ线。

这样，被保护设备所承受的钳位电压：　其中，ＶＦ１是二极管Ｄ１的正向导通电压，并假设ＶＣＣ是输出阻抗为零的理想电压源。

　如前段所述，与ＩＥＣ－１０００－４－２模型相兼容的４级直接放电ＥＳＤ脉冲，实际上，会在１ｎｓ的时间内，迅速地从零上升到３０　Ａ。

因此可达３０＊１０９　假设Ｌ１为１０ｎＨ，　Ｖｘ的电压值将达到３００Ｖ　在相同尖峰脉冲下，像ＰＡＣＤＮ００６这种ＥＳＤ保护阵列，二极管Ｄ１的正向压降远低于３０Ｖ，所以Ｖｘ的大小主要由Ｌ１的大小决定。

　地回路的寄生自感有类似的情况，此时，负ＥＳＤ脉冲下的钳位电压增加主要由于地回路自感的存在。

　在ＰＣＢ布线时，遵循几个简单的规则就可以使这些寄生自感最小：　１、尽可能地，用Ｖｃｃ和地平面充当电源和地分散能量。

　２、要确保印刷电路上的走线—从ＥＳＤ保护二极管阵列的Ｖｐ和Ｖｎ到Ｖｃｃ和地平面间走线尽量地短、宽。

理想情况是，将Ｖｐ和Ｖｎ直接通过多个口连到Ｖｃｃ和地平面。

　电源输出阻抗的影响　 从等式（１）可以看出，ＶＣＣ直接加在ＶＸ。

简单一点考虑：假设不管负载如何变化，电源的输出电压一常量，但这只是对低频适用。

因为低频时负载变化始终在电源的负载调节范围之内，但是当电源被强加四个等级之一的ＥＳＤ电流脉冲时，情况就不同了。

在这种情况下，电源的输出阻抗要比它正常工作时高得多，而输出阻抗增加１ｏｈｍ，ＶＣＣ就会增加３０Ｖ的尖峰电压，Ｖｘ的峰值也就相应地增加３０Ｖ。

　 一个简单有效的解决办法是在Ｖｐ和地平面间连入一个高频旁路电容－－－用最短的走线使自感最小，因此不能用电解电容，０．１ｕＦ到０．２ｕＦ的陶瓷芯片电容就足够了。

旁路电容的加入也有助于减少Ｖｃｃ回路上寄生自感的影响。

一个击穿电压略高于Ｖｃｃ最大值的稳压二极管与旁路电容并联可以减少电容固有的寄生自感。

　 图—４所示的ＰＣＢ布线表明了加入旁路电容时，如何使Ｖｃｃ和地路径上的寄生自感最小，例中ＰＡＣＤＮ００６用作保护二极管阵列。

　ＥＳＤ　保护二极管作用最大化　 大多数的ＣＭＯＳ　ＶＬＳＩ（超大规模集成电路）有内置的ＥＳＤ　保护二极管网络，其原理与Ｃａｌｉｆｏｒｎｉａ Ｍｉｃｒｏ Ｄｅｖｉｃｅ的ＥＳＤ保护二极管阵列相似，只是它们所能承受的电压要比ＥＳＤ　电压低得多。

此外，当给设备上电时，它们倾向于ＥＳＤ感应截止。

这是一个现象，固化在大多数ＣＭＯＳ程序里的屏保程序要由流过ＥＳＤ保护二极管的过电流来触发，因此，使流过ＥＳＤ冲击下的内置二极管的电流最小化就显得很重要。

使用像ＥＳＤ保护二极管阵列这样的外置二极管保护设备，可以对ＥＳＤ电流进行分流，从而减少流入内部二极管的电流。

最好这样，即使不是全部，也要让大部分ＥＳＤ电流流过外部二极管。

这可以通过在外部二极管和被保护设备间接入串阻来做到。

如图—５所示。

　 串阻值的选择取决于实际应用。

一般地，当被保护的ｐｉｎ是逻辑输入端，电阻值很高也不会影响被保护设备的正常工作。

这是因为ＣＭＯＳ逻辑输入实际上有兆欧级的输入阻抗。

在这里，我们只需关心的是，ｐｉｎ脚输入电容和串阻所形成的ＲＣ滤波器会导致输入端信号上升和下降沿的延时。

对于输出ｐｉｎ脚和Ｉ／Ｏ　ｐｉｎ，串阻值一般远低于输出阻抗，不然，输出信号会受影响。

　 印刷电路板中保护二极管阵列和被保护元件如何摆放　ＰＣＢ板上ＥＳＤ保护二极管阵列与被保护元件的位置关系，显著影响着ＥＳＤ保护效果。

一般来说比较合理的做法是，放ＥＳＤ保护二极管阵列在容易产生静电放电的入口点。

这样就可以尽可能快且安全地在入口处吸收和消耗掉ＥＳＤ　能量，使其对系统的影响减到最小。

　被保护元件的如何摆放也很重要，这又因为，具有快速上升沿的ＥＳＤ电流脉冲上寄生自感的影响。

比较图—５所示两组ＰＣＢ走线。

Ａ图被保护元件放在保护二极管阵列的“上有”，并且两者用一条长　ＰＣＢ走线相连，线上会有一个有效自感Ｌｓ。

这种情况下，Ｌｓ会阻碍ＥＳＤ电流流入保护二极管阵列，而使大部分ＥＳＤ电流流入被保护元件，这违背了加入保护二级管阵列的初衷。

Ｂ图只是简单地交换了两设备的位置，就使系统承受ＥＳＤ的能力提高很多，此时，被保护元件是放在保护二极管阵列的下边，Ｌｓ可以改变　ＥＳＤ电流的方向，使其不进被保护元件而进保护二极管阵列，并在此将其安全分散掉。

　结论　ＩＥＣ－１０００－４－２标准将很快成为系统要求，特别是消费类电子领域。

Ｃａｌｉｆｏｒｎｉａ Ｍｉｃｒｏ Ｄｅｖｉｃｅ提供了一系列容易使用的ＥＳＤ保护二极管阵列，来帮助设计者完成此标准中提到的最高等级的ＥＳＤ保护（第４级）。

这一系列涵盖了从２通道阵列到高度集成的１８　通道阵列，所有这些都只是产生很低的负载电容以满足高速信号的要求。

　由于ＥＳＤ电流脉冲本身极快的上升时间，设计者一定要注意ＥＳＤ电流路径上寄生自感和电路元件非理想情况这两个因素的重要性，在设计中巧妙处理它们，已从使用ＥＳＤ保护设备取得最佳ＥＳＤ保护效果，在此推荐使用Ｃａｌｉｆｏｒｎｉａ Ｍｉｃｒｏ Ｄｅｖｉｃｅ的系列ＥＳＤ二极管保护阵列。

本片应用指南阐述了这方面的问题和设计指南，以帮助系统设计者完成ＥＳＤ保护系统的设计。

译不懂的词：　Ｓｈｕｎｔ Ｃｌａｍｐ Ｊｕｎｃｔｉｏｎ Ｌａｔｃｈ－ｕｐ　。