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实验三：D触发器及其应用2014.11.05一、实验目的：1、熟悉D触发器的逻辑功能；2、掌握用D触发器构成分频器的方法；3、掌握简单时序逻辑电路的设计方法。
二、实验设备：数字电路实验箱，示波器，函数信号发生器，集成电路：74LS00 ，74LS74三、实验原理：1.相关概念补充：a.时序逻辑电路：任一时刻的输出信号不但取决于当时的输入信号，而且还取决于电路原来的状态，与以前的输入有关。
分类：同步时序电路异步时序电路b．触发器：一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。
c.D触发器在时钟脉冲CP的前沿（正跳变0→1）发生翻转，触发器的次态取决于CP脉冲上升沿到来之前D端的状态。
D触发器在时钟脉冲CP的前沿（正跳变0到1）发生翻转，触发器的次态取决于脉冲上升沿到来之前D端的状态，它具有置0、置1两种功能。
由于CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。
R和 S分别是决定触发器初始状态 Q的直接置0、置1 端。
当不需要强迫置0、置1时，R和 S 端都应置高电平（如接+5V 电源）。
74LS74、74LS175等均为上升沿触发的边沿触发器。
触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生器等。
d.74LS74：双D触发器（上升沿触发的边沿D触发器）引脚定义：74LS74逻辑图：真值表：四、实验内容：1、用74LS74（1片）构成二分频器、四分频器，并用示波器观察波形；2、实现如图所示时序脉冲 （ 74LS74和74LS00各1片）CPF五、实验结果：1、二分频：D1=Q1 ，Q1n+1=[D1]CP ↑= [Q1] CP ↑示波器显示波形：四分频：D1=Q1 ，Q1n+1=[D1]CP ↑= [Q1] CP ↑D2=Q2 ，Q2n+1=[D2]Q1↑= [Q2]Q1↑U1B1D21Q5~1Q6~1CLR11CLK 3~1PR4CPOutput示波器显示波形：2.逻辑分配：CPOutput特征方程：示波器显示波形：CP六、心得体会：课上王老师说出二分频四分频的时候大家明显愣了一下，因为理论课上我们就没有停过这个概念。
深圳大学实验报告课程名称：数字电子技术实验项目名称：实验三三态门实验学院：光电工程专业：光电信息指导教师：报告人：刘恩源学号：2012170042 班级：2 实验时间：实验报告提交时间：一、实验目的与要求：1、掌握三态门逻辑功能和使用方法。
2、掌握三态门构成总线的特点和方法。
3、初步学会用示波器测量简单的数字波形。
二、实验仪器1、四2输入与非门74LS00 1片2、三态输出的四总线缓冲门74LS125 1片3、万用表4、示波器三、实验内容与步骤：1、74LS125三态门的输出负载为74LS00一个与非门输入端。
74LS00同一个与非门的另一个输入端接低电平，测试74LS125三态门三态输出、高电平输出、低电平输出的电压值。
同时测试74LS125三态输出时74LS00输出值。
2、74LS125三态输出负载为74LS00一个与非门输入端。
74LS00同一个与非门的另一个输入端接高电平，测试74LS125三态门三态输出、高电平输出、低电平输出的电压值。
同时测试74LS125三态输出时74LS00输出值。
3、用74LS125两个三态门输出构成一条总线。
使两个控制端一个为低电平，另一个为高电平。
一个三态门的输入接100kH Z信号，另一个三态门的输入接10kH Z信号。
用示波器观察三态门的输出。
PS：1、三态门74LS125的控制端EN为低电平有效。
2、用实验板上的逻辑开关输出作为被测器件作为被测器件的输入。
按入或弹出开关，则改变器件的输入电平。
四、实验接线图和实验结果1、实验内容1和内容2接线图图3.1 实验内容1和内容2接线图图中K1、K2和K3是逻辑开关输出，电压表指示电压测量点。
按入或弹出逻辑开关K3、K2、K1，则改变74LS00一个与非门输入端、74LS125三态门控制端、三态门输入端的电平。
2、当74LS00引脚2为低电平时，测试74LS125引脚3和74LS00引脚3，结果如下：3、当74LS00引脚2为高电平时，测试74LS125引脚3和74LS00引脚3，结果如下：4、用三态门构成总线接线图图3.2 三态门构成总线结果：123UA74LS125456UB74LS125K2K1CP1CP2OUT五、数据处理：1、将实验数据与真值表比较，确认三态门特性功能。
数字电路实验报告3实验目的本实验旨在通过实际操作，进一步了解数字电路中的加法器和减法器的基本原理，并通过观察和分析实验结果，加深对数字电路的理解。
实验原理加法器加法器是数字电路中常用的逻辑电路，用于将两个二进制数相加。
常见的加法器有半加法器、全加法器等。
在本实验中，我们将使用半加法器和全加法器来实现二进制数的加法运算。
半加法器是最基本的加法器，它只能实现1位二进制数的相加。
半加法器有两个输入端A和B，表示要相加的两个二进制位，以及两个输出端Sum和Carry，分别表示相加的结果和进位。
全加法器是在半加法器的基础上进行改进，可以实现多位二进制数的相加。
全加法器有三个输入端A、B和Carry-in，分别表示要相加的两个二进制位和进位。
它还有两个输出端Sum和Carry-out，分别表示相加的结果和进位。
减法器减法器是用于实现二进制数的减法运算的数字电路。
它可以将两个二进制数相减，并得到减法的结果。
在本实验中，我们将使用全减法器来实现二进制数的减法运算。
全减法器是将半减法器进行组合得到的。
它有三个输入端A、B和Borrow-in，分别表示被减数、减数和借位。
它还有两个输出端Diff和Borrow-out，分别表示减法的结果和借位。
实验步骤1.搭建半加法器电路：根据半加法器的原理图，使用逻辑门和触发器等器件，搭建一个半加法器电路。
2.连接输入端：将两个二进制数的相应位连接到半加法器电路的输入端A和B上。
3.连接输出端：将半加法器电路的输出端Sum和Carry连接到示波器上，用于观察结果。
4.输入数据：给输入端A和B分别输入二进制数，记录输入的数值。
5.观察结果：观察示波器上显示的结果，并记录下来。
6.分析结果：根据观察到的结果，分析二进制数的相加运算是否正确，以及进位是否正确。
7.搭建全加法器电路：根据全加法器的原理图，使用逻辑门和触发器等器件，搭建一个全加法器电路。
8.连接输入端：将两个二进制数的相应位和进位信号连接到全加法器电路的输入端A、B和Carry-in上。
实验3 集成计数器设计实验报告
实验目的：
1．熟悉任意进制计数器的工作原理及其设计方法。
2．熟悉中规模集成电路计数器74LS161、74LS290的逻辑功能及使用方法
实验仪器与设备：
1．数字电路实验箱。
2．集成电路计数器74LS161两片、74LS290一片
实验原理：
1. 二进制同步加法计数器74LS161
图3-1 74LS161管脚图和逻辑功能示意图
集成芯片74LS161是由四个主从J-K触发器构成二进制同步加法计数
器，图中：D
3、D
2
、D
1
、D
为触发器输入端，Q
3
、Q
2
、Q
1
、Q
为触发器输出
端；CP时钟上升沿有效；R
D 为异步清零端，低电平有效；L
D
为同步预置
端，低电平有效；EP、ET为两个使能端，便于多片级联；RCO为输出进位端。
表3-1 二进制同步加法计数器74LS161功能表。
实验三加法器一、实验目的1、掌握用SSI器件实现全加器的方法。
2、掌握用MSI组合逻辑器件实现全加器的方法。
3、掌握集成加法器的应用。
二、实验设备及器件1、数字逻辑电路实验板1块2、74HC(LS)00（四二输入与非门）1片3、74HC(LS)86（四二输入异或门）1片4、74HC(LS)153（双四选一数据选择器）1片5、74HC(LS)283（4位二进制全加器）1片6、万用表1块三、实验原理组合逻辑电路是数字电路中最常见的逻辑电路之一。
组合逻辑电路的特点，就是在任意时刻电路的输出仅取决于该时刻的输入信号，而与信号作用前电路所处的状态无关。
本实验是根据给定的逻辑功能，设计出实现这些功能的组合逻辑电路。
不考虑低位进位，只本位相加，称半加。
实现半加的电路，为半加器。
考虑低位进位的加法称为全加。
实现全加的电路，为全加器。
实现三个输入变量（一位二进制数）全加运算功能的电路称为1位全加器。
实现多位二进制数相加有串行多位加法和并行多位加法两种形式，其中比较简单的一种电路是采用多个1位全加器并行相加，逐位进位的方式。
实验用器件管脚介绍：1、74HC(LS)00（四二输入与非门）管脚如下图所示。
2、74HC(LS)86（四二输入异或门）管脚如下图所示。
3、74HC(LS)153（双四选一数据选择器）管脚如下图所示。
4、74HC(LS)283（4位二进制全加器）管脚如下图所示。
四、 实验内容与步骤1、用门电路实现全加器（基本命题）参照表达式i i i i C B A S ⊕⊕=，i i i i i i B A C B A C +⊕=+)(1，其中i S 为本位和，i C 为低位向本位的进位，1+i C 为本位向高位进位，设计用与非门74HC(LS)00及异或门74HC(LS)86实现1位全加器的实验电路图，搭接电路，用LED 显示其输出，并记录结果在下表中。
1.1电路图1.2实验结果（基本命题）2、用数选器实现全加器输出Sn参照和实验内容与步骤1完全相同的逻辑功能，设计用与非门74HC(LS)00和数选器74HC(LS)153实现1位全加器输出S n的实验电路图，搭接电路，用LED显示其输出，观察电路的逻辑功能是否与设计功能一致。
实验三集成计数器实验报告
一、实验目的和要求
1、学会用触发器构成计数器。
2、熟悉集成计数器。
3、掌握集成计数器的基本功能。
二、实验原理
计数器是数字系统中用的较多的基本逻辑器件，它的基本功能是统计时钟脉冲的个数，即实现计数操作，它也可用与分频、定时、产生节拍脉冲和脉冲序列等。
例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
计数器的种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预置数等等。
1、用D触发器构成异步二进制加法/减法计数器
图5-1 3位二进制异步加法器
如上图5-1所示，是由3个上升沿触发的D触发器组成的3位二进制
异步加法器。
图中各个触发器的反相输出端与该触发器的D输入端相连，就把D触发器转换成为计数型触发器T。
将上图加以少许改变后，即将低位触发器的Q端与高一位的CP端相连，就得到3位二进制异步减法器，如下所示：
图5-2 3位二进制异步减法器
2、异步集成计数器74LS90
74LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。
其引脚排列图和功能表如下所示：
图5-3 74LS90的引脚排列图。
实验名称：数字电路基础实验实验目的：1. 熟悉数字电路的基本原理和基本分析方法。
2. 掌握数字电路实验设备的使用方法。
3. 培养动手实践能力和分析问题、解决问题的能力。
实验时间：2023年X月X日实验地点：实验室XX室实验仪器：1. 数字电路实验箱2. 万用表3. 双踪示波器4. 数字信号发生器5. 短路线实验内容：一、实验一：基本逻辑门电路实验1. 实验目的- 熟悉与门、或门、非门的基本原理和特性。
- 学习逻辑门电路的测试方法。
2. 实验步骤- 连接实验箱，设置输入端。
- 使用万用表测量输出端电压。
- 记录不同输入组合下的输出结果。
- 分析实验结果，验证逻辑门电路的特性。
3. 实验结果与分析- 实验结果与理论预期一致，验证了与门、或门、非门的基本原理。
- 通过实验，加深了对逻辑门电路特性的理解。
二、实验二：组合逻辑电路实验1. 实验目的- 理解组合逻辑电路的设计方法。
- 学习使用逻辑门电路实现组合逻辑电路。
2. 实验步骤- 根据设计要求，绘制组合逻辑电路图。
- 连接实验箱，设置输入端。
- 测量输出端电压。
- 记录不同输入组合下的输出结果。
- 分析实验结果，验证组合逻辑电路的功能。
3. 实验结果与分析- 实验结果符合设计要求，验证了组合逻辑电路的功能。
- 通过实验，掌握了组合逻辑电路的设计方法。
三、实验三：时序逻辑电路实验1. 实验目的- 理解时序逻辑电路的基本原理和特性。
- 学习使用触发器实现时序逻辑电路。
2. 实验步骤- 根据设计要求，绘制时序逻辑电路图。
- 连接实验箱，设置输入端和时钟信号。
- 使用示波器观察输出波形。
- 记录不同输入组合和时钟信号下的输出结果。
- 分析实验结果，验证时序逻辑电路的功能。
3. 实验结果与分析- 实验结果符合设计要求，验证了时序逻辑电路的功能。
- 通过实验，加深了对时序逻辑电路特性的理解。
四、实验四：数字电路仿真实验1. 实验目的- 学习使用数字电路仿真软件进行电路设计。
数字电路实验报告实验一、引言数字电路是计算机科学与工程学科的基础，它涵盖了数字信号的产生、传输、处理和存储等方面。
通过数字电路实验，我们可以深入了解数字电路的原理和设计，掌握数字电路的基本知识和实验技巧。
本报告旨在总结和分析我所进行的数字电路实验。
二、实验目的本次实验的目的是通过搭建和测试电路，验证数字电路的基本原理，掌握数字电路实验中常用的实验仪器和操作方法。
具体实验目的如下：1. 组装和测试基础门电路，包括与门、或门、非门等。
2. 理解和实践加法器电路，掌握准确的运算方法和设计技巧。
3. 探究时序电路的工作原理，深入了解时钟信号和触发器的应用。
三、实验装置和材料1. 模块化数字实验仪器套装2. 实验台3. 数字电路芯片（例如与门、或门、非门、加法器、触发器等）4. 连接线、电源、示波器等。
四、实验步骤及结果1. 实验一：组装和测试基础门电路在实验台上搭建与门、或门、非门电路，并连接电源。
通过连接线输入不同的信号，测试输出的结果是否与预期一致。
记录实验步骤和观察结果。
2. 实验二：实践加法器电路将加法器电路搭建在实验台上，并输入两个二进制数字，通过加法器电路计算它们的和。
验证求和结果是否正确。
记录实验步骤和观察结果。
3. 实验三：探究时序电路的工作原理将时序电路搭建在实验台上，并连接时钟信号和触发器。
观察触发器的状态变化，并记录不同时钟信号下的观察结果。
分析观察结果，总结时序电路的工作原理。
五、实验结果与分析1. 实验一的结果与分析：通过测试与门、或门、非门电路的输入和输出，我们可以观察到输出是否与预期一致。
若输出与预期一致，则说明基础门电路连接正确，电路工作正常；若输出与预期不一致，则需要检查电路连接是否错误，或者芯片损坏。
通过实验一，我们可以掌握基础门电路的搭建和测试方法。
2. 实验二的结果与分析：通过实践加法器电路，我们可以输入两个二进制数字，并观察加法器电路的运算结果。
如果加法器电路能正确计算出输入数字的和，则说明加法器电路工作正常。
实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。
2．熟悉掌握常用中规模集成电路计数器及其应用方法。
二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。
计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。
计数器种类繁多。
根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。
在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。
根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。
根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。
1.异步二进制加法计数器异步二进制加法计数器是比较简单的。
图1.8.1(a)是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图1.8.1(b)和（c）分别为其状态图和波形图。
对于所得状态图和波形图可以这样理解：触发器FFO（最低位）在每个计数沿（CP）的下降沿（1 → 0）翻转，触发器FF1的C P端接FF0的Q0端，因而当FFO（Q O）由1→ 0时，FF1翻转。
类似地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。
4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。
从波形图可看到，Q0 的周期是CP周期的二倍；Q1是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。
数字电子电路的基础实验
实验3 触发器及其应用
一、实验目的
1、掌握基本RS 、JK 、D 和T 触发器的逻辑功能；
2、掌握集成触发器的逻辑功能及使用方法；
3、掌握触发器之间相互转换的方法。
二、实验原理
触发器具有两个稳定状态，分别表示逻辑状态“1”和“0”。
在一定的外界信号作用下，它可以从
一个稳定状态翻转到另一个稳定状态，是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本逻辑单元。
1、 基本RS 触发器
图4.29为由两个与非门交叉耦合构成的基本RS 触发器，它是无时钟控制低电平直接触发的触发器。
基本RS 触发器具有置“0”、置“1”和“保持”三种功能。
通常称S 为置“1”端，因为S ＝0（R ＝1）时触发器被置“1”；R 为置“0”端，因为R ＝0（S ＝1）时触发器被置“0”，当S ＝R ＝1时状态保持；S ＝R ＝0时，触发器状态不定，应避免此种情况发生，表4.18为基本RS 触发器的功能表。
基本RS 触发器。
也可以用两个“或非门”组成，此时为高电平触发有效。
2、JK 触发器
在输入信号为双端的情况下，JK 触发器是功能完善、使用灵活和通用性较强的一种触发器。
本实验采用74HC112双JK 触发器，是下降边沿触发的边沿触发器。
引脚功能及逻辑符号如图4.30所示。
JK 触发器的状态方程为：Q n+1 ＝J Q n ＋K Q n
表4.18 基本RS 触发器的功能表
图4.29 基本RS 触发器
J 和K 是数据输入端，是触发器状态更新 的依据，若J 、K 有两个或两个以上输入端时，
组成“与”的关系。
Q 与Q 为两个互补输出
端。
通常把 Q ＝0、Q ＝1的状态定为触 发器“0”状态；而把Q ＝1，Q ＝0定为 “1”状态下降沿触发JK 触发器的功能如 表4.19所示。
注：×为 任意态, ↓为高到低电平跳变, 图4.30 74HC112的引脚排列图及逻辑符号
↑为低到高电平跳变, Q n （Q n ）为 现态, Q n+1（Q n+1
）为 次态, φ为 不定态。
JK 触发器常被用作缓
冲存储器，移位寄存器和计数器。
3、D 触发器
在输入信号为单端的情况下，D 触发器用起来最为方便，其状态方程为：Q n+1
＝D n。
其输出状态的
更新发生在CP 脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器
表4.19 下降沿触发JK 触发器的功能
图4.31 74HC74引脚排列及逻辑符号
的状态只取决于时钟到来前D 端的状态，D 触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。
有很多种型号可供各种用途的需要而选用。
如双D 74HC74、
四D 74HC175、六D 74HC174等。
图4.31为双D 74HC74的引脚排列及逻辑符号。
其功能如表4.20所示。
4、触发器之间的相互转换：
在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。
但可以利用转换的方法获得具有其它功能的触发器。
例如将JK 触发器的J 、k 两端连在一起，并认它为T 端，就得到所需的T 触发器。
如图4.32(a)所示，其状态方程为： Q n+1 ＝T Q n ＋T Q n
表4.20 双D 触发器 74LS74的功能表 表4.21 双D 74HC74功能表
(a) T 触发器 (b) T '触发器 图4.32 JK 触发器转换为T 、T'触发器
图4.33 D 转成T' 图4.34 JK 转成D 案 图4.35 双上升沿D 触发器 T 触发器的功能如表4.21所示。
由表知，当T ＝0时，时钟脉冲作用后，其状态保持不变；当T ＝1时，时钟脉冲作用后，触发器状态翻转。
所以，若将T 触发器的T 端置“1”，如图4.32(b)所示，即得T'触发器。
在T'触发器的CP 端每来一个CP 脉冲信号，触发器的状态就翻转一次，故称之为反转触发器，广泛用于计数电路中。
同样，若将D 触发器Q 端与D 端相连，便转换成T'触发器。
如图4.33所示。
JK 触发器也可转换为D 触发器，如图4.34所示。
5、常用的CMOS 边沿触发器
（1）CMOS 边沿型D 触发器：CC4013是由CMOS 传输门构成的边沿型D 触发器。
它是上升沿触发的双D 触发器。
表4.22为其功能表，图4.35为其引脚排列图。
（2）CMOS 边沿型JK 触发器
CC4027是由CMOS 传输门构成的边沿型JK 触发器，它是上升沿触发的双JK 触发器，表4.23为其功能表，图4.36为其引脚排列图。
CMOS 触发器的直接置位、复位输入端S 和R 是高电平有效，当S ＝1（或R ＝1）时，触发器将不受其它输入端所处状态的影响，使触发器直接接置1（或置0）。
但直接置位、复位输入端S 和R 必须遵守RS ＝0的约束条件。
CMOS 触发器在按逻辑功能工作时，S 和R 必须均置0。
表4.22 双D 触发器CC4013的功能表
图4.36 双上升沿J －K 触发器
三、实验设备与器件
1、＋5V 直流电源。
2、双踪示波器。
3、连续脉冲
源。
4、单次脉冲源。
5、逻辑电平开关。
6、逻辑电平显示器。
7、74HC112（或CC4027） 74HC00（或CC4011） 74HC74（或CC4013） 表4.23 双JK 触发器CC4027的功能表
四、实验内容
1、测试基本RS 触发器的逻辑功能：
按图4.29所示，用两个与非门组成基本RS 触发器，输入端R 、S 接逻辑开关的输出插口，输出端 Q 、Q 接逻辑电平显示输入插口，按表4.24的要求测试。
2、测试双JK 触发器74HC112逻辑功能： (1) 测试R
D 、
S D 的复位、置位功能：
R D 、S D 、J 、K 端接逻辑开关输出插口，CP 端
接单次脉冲源，Q 、Q 端接至逻辑电平显示输入
插口。
要求改变R D ，S D （J 、K 、CP 为任意状态），并在R D ＝0（S D ＝1）或S D ＝0（R D ＝1）作用期间任意改变J 、K 及CP 的状态，观察Q 、Q 状态。
自拟表格并记录之。
(2) 测试JK 触发器的逻辑功能
按表4.25的要求改变J 、K 、CP 端状态，观察Q 、Q 状态变化，观察触发器状态更新是否发生在CP 脉冲的下降沿（即CP 由1→0），记录在表4.25中。
(3) 将JK 触发器的J 、K 端连在一起，构成T 触发器。
在CP 端输入1HZ 连续脉冲，观察Q 端的变化。
在CP 端输入1KHZ 连续脉冲，用双踪示波器观察CP 、Q 、Q 端波形，注意相位关系，描绘之。
3、测试双D 触发器74HC74的逻辑功能
(1) 测试R D 、S D 的复位、置位功能：测试方法同实验内容2、1），自拟表格记录。
表4.24 测试基本RS 触发器的逻辑功能 表4.25 测试JK 触发器的逻辑功能
表4.26 测试
D 触发器的逻辑功能
(2) 测试D 触发器的逻辑功能
按表4。
26要求进行测试，并观察触发器状态更新是否发生在CP 脉冲的上升沿（即由0→1），记录在表4。
26中。
(3) 将D 触发器的Q 端与D 端相连接，构成T'触发器。
测试方法同实验内容2、3），记录在表4。
26中。
4、双相时钟脉冲电路
用JK 触发器及与非门构成的双相时钟脉冲电路如图4.37所示，此电路是用来将时钟脉冲CP 转换成两相时钟脉冲CP A 及CP B ，其频率相同、相位不同。
分析电路工作原理，并按图4.37接线，用双踪示波器同时观察CP 、CP A ；CP 、CP B 及CP A 、CP B
波形，并描绘之。
图4.37 双相时钟脉冲电路
5、乒乓球练习电路。
电路功能要求：模拟二名动运员在练球时，乒乓球能往返运转。
提示：采用双D 触发器74HC74设计实验线路，两个CP 端触发脉冲分别由两名运动员操作，两触发器的输出状态用逻辑电平显示器显示。
五、实验报告
1、列表整理各类触发器的逻辑功能。
2、总结观察到的波形，说明触发器的触发方式。
3、体会触发器的应用。
4、利用普通机械开关组成的数据开关所产生信号是否可作为触发器的时钟脉冲信号？为什么？是否可以用作触发器其它输入端的信号？又是为什么？。
