LVDS信号完整性分析及高速背板设计

2.LVDS信号在PCB上的设计要点LVDS信号被广泛应用于计算机、通信以及消费电子领域，并被以PCI-Express 为代表的第三代I/O标准中采用，而在我们的项目中PCI-Express信号正是采用的是LVDS信号。

LVDS信号不仅是差分信号，而且还是高速数字信号。

因此LVDS 传输媒质不管使用的是PCB线还是电缆，都必须采取措施防止信号在媒质终端发生反射，同时应减少电磁干扰以保证信号的完整性。

只要我们在布线时考虑到以上这些要素，设计高速差分线路板并不很困难。

下面简要介绍LVDS信号在PCB 上的设计要点：2.1布成多层板有LVDS信号的电路板一般都要布成多层板。

由于LVDS 信号属于高速信号，与其相邻的层应为地层，对LVDS信号进行屏蔽防止干扰。

对于密度不是很大的板子，在物理空间条件允许的情况下，最好将LVDS信号与其它信号分别放在不同的层。

例如，在四层板中，通常可以按以下进行布层：LVDS 信号层、地层、电源层、其它信号层。

2.2 LVDS信号阻抗计算与控制。

LVDS信号的电压摆幅只有350mV,适于电流驱动的差分信号方式工作。

为了确保信号在传输线当中传播时不受反射信号的影响，LVDS信号要求传输线阻抗受控，通常差分阻抗为100+/-10Ω。

阻抗控制的好坏直接影响信号完整性及延迟。

如何对其进行阻抗控制呢？（1）确定走线模式、参数及阻抗计算。

LVDS分外层微带线差分模式和内层带状线差分模式。

阻抗可以通过合理设置参数，利用相关软件计算得出。

通过计算，阻抗值与绝缘层厚度成正比，与介电常数、导线的厚度及宽度成反比。

（2）走平行等距线及紧耦合原则。

确定走线线宽及间距后，在走线时严格按照计算出的线宽和间距，两线的间距要一直保持不变，也就是要保持平行（可以放图）。

同时在计算线宽和间距时最好遵守紧耦合的原则，也就是差分对线间距小于或等于线宽。

当两条差分信号线距离很近时，电流传输方向相反，其磁场相互抵消，电场相互耦合，电磁辐射也要小得多。

摘要低电压差分信号 (LVDS)高速1/0接口单元当前CMOS电路设计中的重要研究。

它在减小CMOS芯片内外速度差异、实现高速数据传输方面具有独特的优势和作用。

本文重点研LVDS高速1/0接口单元的设计技术，完成一种基于中芯国际0.13umCMOS工艺的622MbpsLVDs驱动器的设计。

论文首先介绍了LVDS接口的基本原理和电特性，通过与其他接口技术进行对比，分析了LVDS接口在高速数据传输应用方面的优势，结合实例给出了LVDS接口电路的设计原则。

论文着重分析了几种 LVDSUO接口单元的基本电路结构及其工作原理，给出了用HSPICE工具进行模拟验证的结果。

基于中芯国际0.13umCMOS工艺，完成了中芯国际LVDS系列产品中 622MbPsLVDS驱动器的设计，实现了从电路设计、仿真、版图、后仿真优化、一直到最后的流片等整套LVDS产品的开发过程。

设计过程参照国际通用标准，保证了产品的通用性。

关键词:低电压差分信号 (LVDS)；接口;电流镜；差分放大器;带隙基准。

AbstractLow V oltage Differential Signaling(LVDS)，a high speedl/0interface，1s one important research Problem of reeent CMOS cireuit design.It hasi nimitable superiority and funetion on a chieving high speed datatransfer.In this Paper，researeh on design teehnology of LVDS Shigh speed l/0 interfaee 1s diseussed:It also ceontains a 622MbPs LVDS transmitter design nwhieh 1s based on SMIC 0.13um CMOS arts. In this PaPer，we first introduce the basic Prinei Ple and eleetrieal specification of LVDS inierfaee; by eomParing with other interface teehnology，analyzethes一the sPeriority of LVDS on high sPeed datatransfer.In the article we also analyze some examples ofLVDSI/0interface cireuit sandworking PrineiPleindetail，and give out the simulation results as well as verifieation using HSpICE simulationtool.AceomPlish a 622MbPs LVDS transmitter design，one of Products of SMIC LVDS series，based on SMIC0.13um CMOS arts.Aetualize a total Process of LVDS Produet development from Circuits design，pre一layoutsimulation，layoutdesign，post一layout simulation and Optimize till to the final tapeout.The entire design flow refers to international general Criterion which ensures the general acceptance and use.Keywords:LowV oltage Differential Signaling(LVDS)Inierfaee Current Mirror Differential AmPlifier Bandgap目录摘要 (I)Abstract (II)第一章绪论 (1)1.1 LVDS的概念 (1)1.2LVDS技术的特点 (2)1.3LVDS的发展及现状 (2)1.4 LVDS的典型结构 (3)第二章高速信号传输理论与实现 (5)2.1信号完整性 (5)2.2 高频传输线上的损耗 (5)2.3高速背板链接器 (6)2.3.1互感 (6)2.3.2串联电感 (7)2.3.3寄生电容 (7)2.34高速连接器 (8)第三章仿真软件 (9)3.1引言 (9)3.2微波网络参量 (10)3.4HFSS软件的应用过程 (12)第四章LVDS参数设计与仿真 (13)4.1关于LVDS迹线端口尺寸的设置 (13)4.2 HFSS软件仿真过程以及结果的分析和处理 (15)4.2.3创建差分对S参数绘图 (26)4.2.4场覆盖图 (28)4.3 优化设计——参数扫描 (31)参考文献 (36)致谢 (37)第一章绪论1.1 LVDS的概念低电压摆幅的差分信号 (LowvoltageDifferentialsignaling，简称Lvns)又称RS一644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。

电子科技1 高速电路信号完整性的概念信号完整性是指在信号可以在电路中作出正确的反应和完整传递信息的能力，即在电路中信号可以有序的、按时的、符合规律的运行。

良好的信号完整性是符合信号在电路中有序运行规律的，例如符合电路信号的完整性，要求信号从电路的始端到末端速度一致，并且输送标准正确的信息，但是往往受到电磁兼容、串扰、传输线效应等现象的影响，信号的完整性会受到一定的影响，在严重的情况下，就会产生信号的不完整性，进而导致电路系统的失效。

实际上高速电路中信号浮动速度过快，会产生突发的、难以预测的信号短路，在下面的几个章节中，我们将具体的进行阐述。

2 信号完整性常见的问题高速电路的运行速度通常过快，容易产生电压不稳定的现象，这时高速电路非常容易产生特征抗阻，高速电路在运行过程中会产生传输端口和接收端口的传递信息和接收信息不相匹配的现象，不能完全传递的信息会形成反射现象，造成电路发生振铃现象。

另外，高速电路产生的故障类型不仅仅只有信号的反射现象，还包括传输线之间的串扰问题，传输时序问题，传输线之间的干扰问题，高速信号传递的下冲和过冲问题，等等。

其实这些都是高速电路信号完整性常见的问题。

下面一个章节我们具体对这些常见的问题进行分析，以期得出具体的解决措施。

■2.1 反射信号的反射会造成系统信号振铃现象，这是由于信号接收端口与传输线之间发生了阻抗不匹配现象，传输过程中信号并未被接收端口充分的接收和匹配，造成的信号返回，从而造成部分能量的反射，进而引发振铃现象。

■2.2 串扰串扰顾名思义就是不同信号之间的相互干扰，产生原因是相互传输的两个信号所依托的传输线距离较近，受到电磁兼容等的影响会造成电磁干扰现象，影响不同信号传输的途径，导致信号之间的串扰，这一现象损耗的信号完整性为两个或两个以上。

■2.3 时序时序问题也是影响信号完整性的主要问题之一，当传输线过长或者受到某一因素影响造成的传输时效过长，就会导致信号从起始端口到接收端口的传输时间过长，时间越长对于信号的完整性越不利，当超过有效的信号传输时序后，接收端接收的信号可能就会造成元器件功能混乱，产生无法估量的错误。

高速电路设计中信号完整性高分析由于系统时钟频率和上升时间的增长，信号完整性设计变得越来越重要。

不幸的是，绝大多数数字电路设计者并没意识到信号完整性问题的重要性，或者是直到设计的最后阶段才初步认识到。

本篇介绍了高速数字硬件电路设计中信号完整性在通常设计的影响。

这包括特征阻抗控制、终端匹配、电源和地平面、信号布线和串扰等问题。

掌握这些知识，对一个数字电路设计者而言，可以在电路设计的早期，就注意到潜在可能的信号完整性问题，还可以帮助设计则在设计中尽量避免信号完整性对设计性能的影响。

尽管，信号完整性一直以来都是硬件工程师必备的设计经验中的一项，但是在数字电路设计中长期被忽略。

在低速逻辑电路设计时代，由于信号完整性相关的问题很少出现，因此对信号完整性的考虑本认为是浪费效率。

然而近几年随着时钟率和上升时间的增长，信号完整性分析的必要性和设计也在增长。

不幸的是，大多数设计者并没有注意到，而仍然在设计中很少去考虑信号完整性的问题。

现代数字电路可以高达GHz 频率并且上升时间在50ps以内。

在这样的速率下，在PCB设计走线上的疏忽即使是一个英尺，而由此造成的电压、时延和接口问题将不仅仅局限在这一根线上，还将会影响的全板及相邻的板。

这个问题在混合电路中尤为严重。

例如，考虑到在一个系统中有高性能的ADC 到数字化接收模拟信号。

散布在ADC器件的数字输出端口上的能量可能很容易就达到130dB（10，000，000，000，000 倍）比模拟输入端口。

在ADC数字端口上的任何噪声。

设计中的信号完整性并不是什么神秘莫测的过程。

对于在设计的早期意识到可能潜在的问题是很关键的，同时可以有效避免由此在后期造成的问题。

本篇讨论了一些关键的信号完整性挑战及处理他们的方法。

确保信号完整性：1、隔离一块PCB板上的元器件有各种各样的边值（edge rates）和各种噪声差异。

对改善SI最直接的方式就是依据器件的边值和灵敏度，通过PCB板上元器件的物理隔离来实现。

高速数字电路设计中的信号完整性分析在高速数字电路设计中，信号完整性分析是非常重要的一环。

信号完整性分析旨在确保信号在电路中能够准确、稳定地传输，从而避免信号失真或干扰，保证电路的性能和可靠性。

首先，我们需要了解信号完整性分析的基本概念。

信号完整性是指在一个电路中，信号从发送端到接收端能够保持原有的形态和正确的数值。

在高速数字电路设计中，信号往往受到许多因素的影响，如传输线特性、阻抗、反射、串扰等，这些因素都有可能导致信号失真。

因此，对信号完整性的分析和优化至关重要。

在进行信号完整性分析时，我们需要首先考虑传输线的特性。

传输线的特性包括传输速度、阻抗匹配、传输延迟等，这些特性直接影响信号传输的稳定性和速度。

通过对传输线的建模和仿真分析，可以帮助我们了解传输线对信号的影响，从而优化电路设计。

另外，阻抗匹配也是信号完整性分析中的重要内容。

当信号源和负载的阻抗不匹配时，会导致信号的反射和衰减，从而降低信号的质量和稳定性。

因此，在设计电路时，需要确保信号源和负载的阻抗能够有效匹配，以减少信号的失真和干扰。

此外，信号完整性分析还需要考虑信号的传输延迟和时序关系。

在高速数字电路中，信号传输的延迟会对数据的同步和稳定性产生影响。

通过时序分析和延迟优化，可以更好地控制信号的传输速度和有效减少时序误差。

最后，在进行信号完整性分析时，还需要考虑信号的功耗和信噪比。

功耗会影响电路的工作效率和稳定性，信噪比则会影响信号和噪声的比值，从而影响信号的准确性和清晰度。

因此，在设计电路时，需要综合考虑功耗和信噪比等因素，以实现信号的高质量传输。

总的来说，信号完整性分析是保证高速数字电路性能和可靠性的重要步骤。

通过对传输线特性、阻抗匹配、传输延迟、功耗和信噪比等方面的分析和优化，可以更好地保证信号在电路中的准确传输，避免信号失真和干扰，从而提高电路的性能和可靠性。

希望以上内容对您有所帮助。

高速电路的信号完整性分析随着半导体技术和深压微米工艺的不断发展，IC的开关速度目前已经从几十MHz 增加到几百MHz，甚至达到几GHz。

在高速PCB设计中，工程师经常会碰到误触发、阻尼振荡、过冲、欠冲、串扰等信号完整性问题。

本文将探讨它们的形成原因、计算方法以及如何采用IBIS仿真方法解决这些问题。

1 信号完整性定义信号完整性（Signal Integrity，简称SI）指的是信号线上的信号质量。

信号完整性差不是由单一因素造成的，而是由板级设计中多种因素共同引起的。

破坏信号完整性的原因包括反射、振铃、地弹、串扰等。

随着信号工作频率的不断提高，信号完整性问题已经成为高速PCB工程师关注的焦点。

2 反射2．1 反射的形成和计算传输线上的阻抗不连续会导致信号反射，当源端与负载端阻抗不匹配时，负载将一部分电压反射回源端。

如果负载阻抗小于源阻抗，反射电压为负；如果负载阻抗大于源阻抗，反射电压为正。

反射回来的信号还会在源端再次形成反射，从而形成振荡。

现以图1所示的理想传输线模型为例，分析与信号反射有关的重要参数。

图1，理想传输线L被内阻为R0的数字信号驱动源Vs驱动，传输线的特性阻抗为Z0，负载阻抗为RL。

如果终端阻抗（B点）跟传输线阻抗（A点）不匹配，就会形成反射，反射回来的电压幅值由负载反射系数ρL决定。

Ρt可由式（1）得出：ρL=（RL-Z0）/（RL+Z0） （1）从终端反射回的电压到达源端时，可再次反射回负载端，形成二次反射，此时反射电压的幅值由源反射系数ρs决定，ρs可由式（2）得出：ρs=(R0-Z0)/(R0+Z0) (2)精确计算反射系数和反射电压的关键是确定传输线的特征阻抗，它不仅仅是印制线的电阻。

当印制线上传输的信号速度超过100MHz时，必须将印制线看成是带有寄生电容和电感的传输线，而且在高频下会有超肤效诮和电介质损耗，这些都会影响传输线的特征阻抗。

按照传输线的结构，可以将它分为微带线和带状线。

《高速串行总线信号完整性分析》篇一摘要：本文主要探讨高速串行总线中信号完整性的重要性、影响信号完整性的主要因素及其对系统性能的影响。

通过对信号完整性的深入分析，我们提出了有效的设计策略和改进措施，以提高信号完整性和系统的整体性能。

一、引言随着现代电子技术的发展，高速串行总线已成为数据传输的主要手段。

然而，在高速传输过程中，信号完整性成为一个关键问题。

信号完整性的好坏直接影响到系统的性能和可靠性。

因此，对高速串行总线信号完整性的分析具有重要的实际意义。

二、信号完整性的定义及重要性信号完整性是指信号在传输过程中保持其形状、幅度、时间和相位关系的能力。

在高速串行总线中，由于传输线效应、反射、电磁干扰等的影响，信号完整性可能受到损害，导致系统性能下降，甚至出现错误。

因此，保证信号完整性是提高系统性能和可靠性的关键。

三、影响信号完整性的主要因素1. 传输线效应：传输线效应是高速串行总线中影响信号完整性的主要因素之一。

由于传输线的特性阻抗与驱动器和接收器的阻抗不匹配，会导致反射、振荡等现象，从而影响信号的完整性。

2. 电磁干扰：电磁干扰是另一个影响信号完整性的重要因素。

外部电磁场和电流可能会对传输的信号产生干扰，导致信号失真或衰减。

3. 串扰：串扰是指不同传输线之间的耦合效应，它会导致信号的误读或畸变，从而影响信号的完整性。

四、信号完整性对系统性能的影响信号完整性的好坏直接影响到系统的性能和可靠性。

信号失真或衰减可能导致数据的误读或丢失，从而影响系统的正常工作。

此外，由于反射和振荡等现象，可能会增加系统的噪声和功耗，降低系统的稳定性和可靠性。

五、提高信号完整性的设计策略和改进措施1. 优化传输线设计：通过合理设计传输线的长度、阻抗等参数，以减小传输线效应对信号完整性的影响。

2. 电磁屏蔽：通过合理的电磁屏蔽设计，减小外部电磁场对传输的信号的干扰。

3. 串扰控制：通过优化布线、增加地线层等方式，减小不同传输线之间的耦合效应，从而控制串扰对信号完整性的影响。

高速背板设计心得谢宝国 陈飞1 高速背板的分层高速背板为实现较好的电磁兼容性设计，使得印制板在正常工作时能满足电磁兼容和敏感度标准。

正确的堆叠有助于屏蔽和抑制EMI 。

多层印制板的电磁兼容分析可以基于克希霍夫定律和法拉第电磁感应定律。

根据克希霍夫定律，任何时域信号由源到负载的传输都必须有一个最低阻抗的路径。

见图一。

图中I=I ′,大小相等，方向相反。

图中I 我们称为信号电流，I ′称为映象电流，而I ′所在的层我们称为映象平面层。

如果信号电流下方是电源层（POWER ），此时的映象电流回路是通过电容耦合所达到的。

见图二。

图一发送端 接收端图二根据法拉第电磁感应定律。

αsin 1⨯⨯⨯⨯=rA I K E 可以得出当A 越大时，E 值越大。

见图三αsin 1⨯⨯⨯⨯=rA I K E图三根据以上两个定律，我们得出在多层印制板分层及堆叠中应遵徇以下基本原则； ① 电源平面应尽量靠近接地平面，并应在接地平面之下。

② 布线层应安排与映象平面层相邻。

③ 电源与地层阻抗最低。

其中电源阻抗Z 0=WD⨯επ120其中D 为电源平面同地平面之间的间距。

W 为平面之间的面积。

④ 在中间层形成带状线，表面形成微带线。

两者特性不同。

重要信号线应紧临地层。

① 六层板在背板设计中推荐D 种情况，在六层板中，它的EMI 性能最优。

② 八层板表三的布线层。

同时电源平面阻抗也比较低。

如果是4个信号层，以表三中E 种情况为最好。

每个信号层都是良好布线层。

在这几种情况中，相邻信号层应布线。

③ 十层板在于两信号层相接，在布线上要注意。

总之，PCB 的分层及叠层是一个比较复杂的事情。

有多方面的因素要考虑。

2高速背板的布线高速信号的布线主要是考虑信号的完整性，即延迟、反射、串扰、同步切换噪声(SSN)和电磁兼容性(EMI)。

2.1时钟信号线时钟信号线既要考虑信号完整性问题，又要考虑EMI问题。

它的处理对高速背板性能的优劣。

时钟信号线在背板中一般走在内层，最好夹在两个平面层之间进行走线，走线的阻抗须进行控制，在不同层切换时保证阻抗的一致性，以防信号反射对时钟的影响。

㊀２０２０年㊀第５期仪表技术与传感器Ｉｎｓｔｒｕｍｅｎｔ㊀Ｔｅｃｈｎｉｑｕｅ㊀ａｎｄ㊀Ｓｅｎｓｏｒ２０２０㊀Ｎｏ．５㊀收稿日期：２０１９－０４－０８基于ＰＸＩ的ＬＶＤＳ高速通信板卡设计白宏义，李锦明，郭㊀淳（中北大学电子测试国家重点实验室，山西太原㊀０３００５１）㊀㊀摘要：针对采集系统与计算机的高速数据传输问题，设计了基于ＰＸＩ接口的通信板卡㊂板卡以ＦＰＧＡ为控制核心，控制ＬＶＤＳ进行数据采集，将数据通过ＰＸＩ接口发送给计算机，通过ＷＤＭ驱动结构完成ＰＸＩ总线连接到计算机的软件接口，并编写上位机程序对板卡进行测速㊂不同于传统数据采集卡，没有采用专用的ＰＣＩ芯片，单独以ＦＰＧＡ来实现ＰＸＩ接口㊂测试证明，设计的通信板卡可以实现高速数据采集功能，速度可达１０７ＭＢ／ｓ，在节约成本的同时加快了ＰＸＩ板卡的开发周期㊂关键词：ＰＸＩ接口；ＬＶＤＳ；ＦＰＧＡ；数据采集卡；ＷＤＭ驱动；ＰＣＩ芯片中图分类号：ＴＮ７１０㊀㊀㊀文献标识码：Ａ㊀㊀㊀文章编号：１００２－１８４１（２０２０）０５－００３３－０４ＤｅｓｉｇｎｏｆＬＶＤＳＨｉｇｈＳｐｅｅｄＣｏｍｍｕｎｉｃａｔｉｏｎＢｏａｒｄＢａｓｅｄｏｎＰＸＩＢＡＩＨｏｎｇ⁃ｙｉ，ＬＩＪｉｎ⁃ｍｉｎｇ，ＧＵＯＣｈｕｎ（ＳｔａｔｅｋｅｙＬａｂｏｒａｔｏｒｙｏｆＥｌｅｃｔｒｏｎｉｃＴｅｓｔｉｎｇ，ＮｏｒｔｈＵｎｉｖｅｒｓｉｔｙｏｆＣｈｉｎａ，Ｔａｉｙｕａｎ０３００５１，Ｃｈｉｎａ）Ａｂｓｒｔａｃｔ：ＡｃｏｍｍｕｎｉｃａｔｉｏｎｂｏａｒｄｂａｓｅｄｏｎＰＸＩｉｎｔｅｒｆａｃｅｗａｓｄｅｓｉｇｎｅｄｔｏｓｏｌｖｅｔｈｅｐｒｏｂｌｅｍｏｆｈｉｇｈ⁃ｓｐｅｅｄｄａｔａｔｒａｎｓｍｉｓｓｉｏｎｂｅｔｗｅｅｎａｃｑｕｉｓｉｔｉｏｎｓｙｓｔｅｍａｎｄｃｏｍｐｕｔｅｒ．ＴｈｅｂｏａｒｄｔｏｏｋＦＰＧＡａｓｔｈｅｃｏｎｔｒｏｌｃｏｒｅ，ｃｏｎｔｒｏｌｌｅｄＬＶＤＳｆｏｒｄａｔａｃｏｌｌｅｃｔｉｏｎ，ｓｅｎｔｄａｔａｔｏｔｈｅｃｏｍｐｕｔｅｒｔｈｒｏｕｇｈＰＸＩｉｎｔｅｒｆａｃｅ，ｃｏｍｐｌｅｔｅｄｔｈｅｓｏｆｔｗａｒｅｉｎｔｅｒｆａｃｅｃｏｎｎｅｃｔｉｎｇＰＸＩｂｕｓｔｏｔｈｅｃｏｍｐｕｔｅｒｔｈｒｏｕｇｈＷＤＭｄｒｉｖｅｒｓｔｒｕｃｔｕｒｅ，ａｎｄｗｒｏｔｅｔｈｅｕｐｐｅｒｃｏｍｐｕｔｅｒｐｒｏｇｒａｍｔｏｍｅａｓｕｒｅｔｈｅｂｏａｒｄｓｐｅｅｄ．Ｄｉｆｆｅｒｅｎｔｆｒｏｍｔｈｅｔｒａｄｉｔｉｏｎａｌｄａｔａａｃｑｕｉｓｉｔｉｏｎｃａｒｄ，ＰＸＩｉｎｔｅｒｆａｃｅｗａｓｉｍｐｌｅｍｅｎｔｅｄｂｙＦＰＧＡｉｎｓｔｅａｄｏｆｓｐｅｃｉａｌＰＣＩｃｈｉｐ．Ｔｈｅｔｅｓｔｐｒｏｖｅｓｔｈａｔｔｈｅｈｉｇｈ⁃ｓｐｅｅｄｄａｔａａｃｑｕｉｓｉｔｉｏｎｆｕｎｃｔｉｏｎｃａｎｂｅｒｅａｌｉｚｅｄｗｉｔｈｔｈｅｓｐｅｅｄｕｐｔｏ１０７ＭＢ／ｓ，ｗｈｉｃｈｎｏｔｏｎｌｙｓａｖｅｓｔｈｅｃｏｓｔｂｕｔａｌｓｏｓｐｅｅｄｓｕｐｔｈｅｄｅｖｅｌｏｐｍｅｎｔｃｙｃｌｅｏｆＰＸＩｂｏａｒｄｃａｒｄ．Ｋｅｙｗｏｒｄｓ：ＰＸＩｂｕｓ；ＬＶＤＳ；ＦＰＧＡ；ｄａｔａａｃｑｕｉｓｉｔｉｏｎｃａｒｄ；ＷＤＭｄｒｉｖｅｒ；ＰＣＩｃｈｉｐ０㊀引言随着电子技术发展，在基于计算机控制的采集系统中，建立采集设备和计算机高速有效的数据传输通道成为至关重要的一环㊂在采集大容量㊁高带宽的数据时，ＰＸＩ接口速度可以达到１３２ＭＢ／ｓ，数据位能够扩展到６４位，有着较大的优点［１－２］㊂当前，开发ＰＸＩ总线接口主要使用专用ＰＣＩ接口芯片ＰＣＩ９０５４和ＰＣＩ９０５２［３－４］，成本较高，开发周期较长㊂因此，提出单独采用ＦＰＧＡ实现ＰＸＩ协议，能够降低成本，加快开发周期，具有一定的工程应用价值㊂１㊀系统总体设计板卡主要作用是接收采集设备发来的２路高速ＬＶＤＳ接口，通过ＦＩＦＯ对数据进行缓存，然后将数据通过ＰＸＩ接口发送给计算机，上位机对数据进行实时监测㊂实现ＰＸＩ接口包括３部分，ＰＸＩ协议ＶＨＤＬ实现模块，ＷＤＭ驱动，ＰＸＩ接口电路㊂系统的总体设计如图１所示㊂图１㊀总体设计框图２㊀系统硬件电路设计２．１㊀ＬＶＤＳ接口电路ＬＶＤＳ电路采用的是ＤＳ９２ＬＶ１０２３和ＤＳ９２ＬＶ１２２４芯片，能够产生低压差分信号，ＤＳ９２ＬＶ１０２３内部有１０位并行总线，能够实时将１０位并行数据转成内部包含时钟的高速串行数据，ＤＳ９２ＬＶ１２２４可以将内部包含时钟的高速串行数据转成并行数据，将内部的时钟信号剥离出来，进行时钟重建㊂同时，ＦＰＧＡ作为主控芯片，可以实时完成ＴＣＬＫ和ＲＣＬＫ的同步，从而保证了大容量数据高速稳定传输［５－６］㊂如图２和图３所示是两组芯片硬件电路设计㊂㊀㊀㊀㊀㊀３４㊀ＩｎｓｔｒｕｍｅｎｔＴｅｃｈｎｉｑｕｅａｎｄＳｅｎｓｏｒＭａｙ．２０２０㊀图２㊀ＬＶＤＳ发送端电路设计图２．２㊀ＰＸＩ接口电路主控芯片ＦＰＧＡ采用ＥＰ２Ｃ３５Ｆ４８４Ｃ８，速度为－８，编译后系统速度可以达到１３３ＭＨｚ［７］㊂ＰＸＩ接口涉及到诸多信号，信号根据不同功能可以分为几种类型㊂ＰＸＩ接口作为一个功能模块，通过ＦＰＧＡ芯片的Ｉ／Ｏ管脚与ＰＸＩ接口信号组相连［８］，如图４所示㊂３㊀系统软件设计板卡以ｑｕａｒｔｕｓ软件为开发环境进行搭建和实现，总体逻辑设计图如图５所示，接收控制模块用来控制ＬＶＤＳ的时序，接收采集系统发来的数据㊂数据处理模块用来对数据进行编帧，串并转换等操作㊂ＰＸＩ协议ＶＨＤＬ实现模块用来实现ＰＸＩ协议和接口逻辑，并控制ＰＸＩ接口时序进行ＰＸＩ总线与ＦＰＧＡ进行数据交互㊂测试台发来数据，接收控制模块接收数据并将其放入４Ｋ的ＦＩＦＯ模块中；数据处理模块对收到数据加上帧头帧尾等标志㊂随后数据进入１６Ｋ的ＦＩＦＯ模块，根据ｆｕｌｌ２信号判断ＦＩＦＯ模块的数据量，如果达到标定的数据量，控制ＰＸＩ总线对数据进行读写操作㊂图３㊀ＬＶＤＳ接受端电路设计图图４㊀ＰＸＩ接口电路３．１㊀ＰＸＩ协议ＶＨＤＬ实现板卡设计的ＰＸＩ接口包含４个模块，如图６所示㊂３．１．１㊀配置空间设置该模块用来定义ＰＣＩ配置空间㊂配置空间共有１６个寄存器，即１６个双字空间，ＡＤ（５ʒ２）就对应这１６个地址㊂第１个地址的高１６位是板卡的设备ＩＤ图５㊀软件设计总体框图号：４２５８；第１个地址的低１６位是板卡的供应商ＩＤ号：１１００㊂ＰＣＩ配置空间有６个基址寄存器Ｂａｓｅ０－５，板卡主要用到两个基址寄存器㊂Ｂａｓｅ０寄存器：分配一段地址空间给ＦＰＧＡ的内存寄存器，用内存映射的形式访问ＦＰＧＡ的内存寄存器㊂㊀㊀㊀㊀㊀第５期白宏义等：基于ＰＸＩ的ＬＶＤＳ高速通信板卡设计３５㊀㊀图６㊀ＰＸＩ接口Ｂａｓｅ１寄存器：分配一段地址空间给ＦＰＧＡ的ＩＯ寄存器，用Ｉ／Ｏ的形式访问ＦＰＧＡ的ＩＯ寄存器㊂３．１．２㊀接口逻辑接口逻辑包含两部分：地址译码，命令译码㊂地址译码是对总线发来的地址进行锁存，用来判断设备是否应该响应当前总线操作；命令译码是对总线锁存的命令类型进行锁存：对总线发来的不同命令做出相应的操作㊂在地址和命令传输结束后，总线在过程中成为数据总线，用于传输数据㊂３．１．３㊀奇偶校验在地址段和数据段中，奇偶校验对地址数据总线和命令操作位的正确性进行保护㊂既对ＡＤ（３１ʒ０）与ＣＢＥ（３ʒ０）进行校验㊂ＰＸＩ数据总线校验保证０数据误码㊂３．１．４㊀状态机ＰＸＩ总线传输主要通过帧开始标志信号ＦＲＡＭＥ；初始化设备选择信号ＩＲＴＹ；目标设备准备就绪信号ＴＲＤＹ；设备选择命中信号ＤＥＶＳＥＬ；总线命令和字节允许信号ＣＢＥ；地址数据复用信号ＡＤ进行控制㊂图７为ＰＸＩ读写操作状态机，共分为５个状态，Ｓ１是空闲状态，Ｓ２是地址或过渡状态，Ｓ３是忙状态，Ｓ４是传输状态，Ｓ５是停止状态㊂Ｓ１状态是ＰＸＩ设备的初始状态，如果ＦＲＡＭＥ＝１或者ＩＲＤＹ＝０，一直保持该空闲状态㊂当ＦＲＡＭＥ＝０和ＩＲＤＹ＝１，Ｓ１进入Ｓ２状态即是地址过渡状态，开始进行地址周期，主要是对地址，命令和ＦＲＡＭＥ进行判断㊂主设备ＩＲＤＹ低电平表明准备接收发来的第１个数据项㊂当主设备ＩＲＤＹ和ＦＲＡＭＥ同时低电平且ＤＥＶＳＥＬ＝１时，表明它已经完成交易的第一个数据段并且进入Ｓ４状态㊂如果ＩＲＤＹ和ＦＲＡＭＥ没有同时为低，一直维持Ｓ２状态㊂如果信号ＤＥＶＳＥＬ＝０进入Ｓ３状态，表示主设备不进行采样操作，同时目标还没有声明交易，即总线访问的地址没有命中，处于总线忙状态㊂ＩＲＤＹ和ＴＲＤＹ同时低电平，表明数据是完整，成功地读取了第一个（且唯一的）数据项㊂在状态Ｓ４的时候如果ＦＲＡＭＥ变低，开始进入停止状态，在Ｓ３状态时，如果ＦＲＡＭＥ变低，开始进入停止状态㊂３．２㊀ＰＸＩ读写时序仿真结果用ＱｕａｒｔｕｓⅡ１２．０下的ＳｉｇｎａｌＴａｐ工具对ＰＸＩ信号图７㊀读写状态机进行捕捉，得到ＰＸＩ读写操作时序如图８和图９所示㊂图６中ＡＤ（３１ʒ０）输出值为４２５８１１００，表示设备的ＩＤ号是４２５８，供应商ＩＤ号是１１００；ＣＢＥ（３ʒ０）输出值为１０１０表示进行配置空间读操作㊂图７中ＣＢＥ（３ʒ０）输出值为１０１０表示对配置寄存器进行写操作，ＡＤ（３１ʒ０）输出０Ｘ４是地址，０Ｘ７是数据，表示向配置寄存器地址０Ｘ４写入数据０Ｘ７㊂图８㊀ＰＸＩ读操作时序图９㊀ＰＸＩ写操作时序读写时序说明：第１个周期：主机把ＦＲＡＭＥ信号拉低，ＩＲＤＹ拉高说明一个新的ＰＸＩ操作开始；主机把ＣＢＥ（３：０）置对应操作位；主机把ＡＤ（３１：０）置地址操作位；设备卡检测到主机发起新的ＰＸＩ操作；设备卡锁存ＣＢＥ命令信息；设备卡锁存ＡＤ（３１：０）的地址信息㊂第２个周期：主机把ＦＲＡＭＥ信号拉高，ＩＲＤＹ拉低；设备卡检测ＣＢＥ命令操作，确认是哪种操作类型：ＩＯ操作，内存操作，配置操作；设备卡检测地址信息，确认是否本卡㊂第３个周期：设备卡确认是本卡操作，把ＤＥＶＳＥＬ信号拉低，ＳＴＯＰ信号和ＴＲＤＹ拉高，响应主机操作；主机收到ＤＥＶＳＥＬ低，确认设备卡响应㊂第４个周期：设备卡将ＴＲＤＹ信号拉低，当前ＰＸＩ交易完成㊂第５个周期：主机将ＩＲＤＹ和ＦＲＡＭＥ拉高，确认交易完成；设备卡将ＤＥＶＳＥＬ，ＴＲＤＹ，ＳＴＯＰ拉高，确认交易完成㊂㊀㊀㊀㊀㊀３６㊀ＩｎｓｔｒｕｍｅｎｔＴｅｃｈｎｉｑｕｅａｎｄＳｅｎｓｏｒＭａｙ．２０２０㊀第６个周期：主机将ＩＲＤＹ和ＦＲＡＭＥ释放三态，当前交易结束；设备卡将ＤＥＶＳＥＬ，ＴＲＤＹ，ＳＴＯＰ释放三态，当前交易结束㊂３．３㊀ＷＤＭ驱动ＷＤＭ驱动程序是ＰＸＩ总线连接到计算机的软件接口㊂在计算机上安装ＤＲＩＶＥＲＷＯＲＫＳ２．７和２０００ＤＤＫ驱动等工具，自动生成驱动框架，用户只需要在它的框架之下，添加用户自己的代码用来实现ＰＸＩ读写功能［９－１０］㊂用户代码的操作句柄为ＮＴＳＴＡＴＵＳＰｃｉｔｉｏＤｅｖｉｃｅ：：ＰＣＩＴＩＯ＿ＩＯＣＴＬ＿ＩＮＴＣＳＲ＿Ｈａｎｄｌｅｒ（ＫＩｒｐＩ），用来实现ＰＸＩ读写操作㊂４㊀测试控制ＬＶＤＳ采集发来的一路数据，并通过ＰＸＩ接口发送给计算机的上位机㊂以收到的一路数据为例，如图１０所示，上位机收到的部分数据㊂ １４６Ｆ 作为数据帧头， ＥＢ９０ 作为数据帧尾，中间为数据，从０１到ＦＦ一共２５５个字节㊂图１０㊀数据帧格式上位机接收完毕后，点击软件上的 读取数据 按钮，设备开始读出的数据同时将数据保存到计算机中㊂上位机软件上传数据界面如图１１所示㊂图１１㊀上位机上传数据界面数据完全保存之后，点击软件上的 数据分析 按钮对数据中的丢帧和错误帧进行分析等㊂分析结果如图１２所示㊂一共收到２０４８ＭＢｙｔｅ数据，总帧数为７Ｃ９７Ｄ９㊂经软件分析没有出误码或数据丢失情况，数据传输稳定可靠㊂板卡的测速界面，如图１３所示㊂上位机对从ＰＸＩ接口收到的数据执行１５００次读取操作，一次读取５１２ＫＢ，图１２㊀数据分析结果通过测试得知，一共用了７ｓ完成１５００次采集，根据速度公式：１５００ˑ０．５ＭＢ／７ｓ＝１０７ＭＢ／ｓ，速度较快㊂图１３㊀上位机界面５㊀结束语该设计单独使用ＦＰＧＡ实现了ＰＸＩ接口，节约了ＰＣＩ９０５４㊁ＰＣＩ９０５２等专用ＰＣＩ芯片，可以降低成本，加快ＰＸＩ接口的开发周期㊂同时，速度可以到达１０７ＭＢ／ｓ，误码率和数据丢失情况基本为０㊂再结合ＬＶＤＳ㊁ＰＸＩ和ＦＰＧＡ优点可以有效解决采集设备与计算机的高速数据传输问题㊂参考文献：［１］㊀杨文豪．基于ＰＸＩ总线的高速图像采集模块的设计与实现［Ｄ］．太原：中北大学，２０１７．［２］㊀闵亚军．基于ＰＸＩ总线的模数转换模块设计与实现［Ｄ］．成都：电子科技大学，２０１７．［３］㊀樊刘华，彭旭锋，张跃林．基于双通信接口的多通道信号源设计［Ｊ］．电子器件，２０１７（４）：８３３－８３７［４］㊀张鹏飞，冯春阳，王玮，等．基于ＰＸＩ总线的Ａ／Ｄ数据采集模块设计［Ｊ］．电子技术应用，２０１２，３８（１１）：８７－９０．［５］㊀来卫国．１０位ＢＬＶＤＳ串化器ＤＳ９２ＬＶ１０２３和解串器ＤＳ９２ＬＶ１２２４的原理及应用［Ｊ］．电子设计工程，２００２（８）：４５－４７．［６］㊀薛隆全，文丰，张时华．基于ＬＶＤＳ总线的高速长距数据传输的设计［Ｊ］．电子设计工程，２００９，１７（２）：４５－４６；４８．［７］㊀代云启．ＰＸＩ总线高速数据采集模块研制［Ｄ］．桂林：桂林电子科技大学，２００９．［８］㊀孟庆辉．基于ＦＰＧＡ的ＰＣＩ接口设计［Ｄ］．哈尔滨：哈尔滨工业大学，２００６．［９］㊀郭凡．ＰＸＩ总线接口的设计与应用［Ｄ］．武汉：华中科技大学，２００９．［１０］㊀方明．基于ＦＰＧＡ开发的ＣＰＣＩ总线多功能卡及ＷＤＭ驱动程序设计与实现［Ｄ］．上海：上海交通大学，２００９．作者简介：白宏义（１９９３ ），硕士研究生，主要研究方向为动态测试㊁数据采编存储㊂Ｅ⁃ｍａｉｌ：１２４８４２６８７６＠ｑｑ．ｃｏｍ李锦明（１９７１ ），副教授，主要研究方向为动态测试㊁智能仪器技术㊂。