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元件例化语句块语句和生成语句

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并行语句

并行语句

2. 异步进程敏感信号参数表中除时钟信号外， 还有其它信号。 例： process(clk,reset) begin if reset=‘1’ then date<=“00”; elsif (clk’event and clk=‘1’) then date<= in_date; end if; end process;
3.5.3 并行信号赋值语句 包括三种： 简单并行信号赋值； 条件信号赋值； 选择信号赋值。 共同特点： 1. 赋值目标必须是信号，与其它并行语句同 时执行，与书写顺序及是否在块语句中无关。 2. 每一信号赋值语句等效于一个进程语句。 所有输入信号的变化都将启动该语句的执行。
1. 简单并行信号赋值语句 即：信号<=表达式 例：以下两种描述等价
例：用选择信号赋值语句描述四选一电路。 用选择信号赋值语句描述四选一电路。 entity mux4 is port (i0,i1,i2.i3,a,b: in std_logic; q:out std_logic); end mux4; architecture rtl of mux4 is signal sel :std_logic_vector(1 downto 0); begin sel<=b&a; with sel select q<=i0 when sel=“00”, i1 when sel=“01”, i2 when sel=“10”, i3 when sel=“11”, ‘X’ when others; end rtl;
B3：BLOCK BEGIN Z<=S； END BLOCK B3； END BLOCK B2； Y<=S； END BLOCK B1；
3. 卫式（Guarded）块 由保护表达式值的真、假决定块语句的执 行与否，综合不支持。

VHDL并行语句

VHDL并行语句
过程调用的实质内容要先装入程序包中（Package）:
PROCEDURE 过程名（参数1；参数2；） IS [声明语句；]
BEGIN [顺序处理语句；]
END 过程名；
并行过程调用：
过程名（关联参数表）;
参数关联方式
位置关联方式 名字关联方式 =>
例：设有一过程PROCEDURE vect(a,b:IN BIT;
output1 <= a AND b ; output2 <= c + d ; g <= e OR f ; h <= e XOR f ; s1 <= g ; END ARCHITECTURE curt；
2、条件信号赋值语句
赋值目标 <= 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE ... 表达式 ；
PROCESS语句在VHDL程序中，是描述硬件并行工作 行为的最常用、最基本的语句。
PROCESS 组成 PROCESS语句结构
进程说明
顺序描述语句
敏感信号参数表
信
变
进
子
顺
进
号
量
程
程
序
程
赋
赋
启
序
描
跳
值
值
动
调
述
出
语
语
语
用
语
语
句
句
句
语
句
句
句
说明
(1) 进程说明部分主要定义一些局部量，可包括数据 类型、常数、属性、子程序等。但需注意，在进程说 明部分中不允许定义信号和共享变量。
-- 指定信号
-- 指定变量
-- 过程调用

vhdl生成语句的使用

vhdl生成语句的使用

生成语句生成语句（GENERATE）是一种可以建立重复结构或者是在多个模块的表示形式之间进行选择的语句。

由于生成语句可以用来产生多个相同的结构，因此使用生成语句就可以避免多段相同结构的VHDL程序的重复书写（相当于‘复制’）。

生成语句有两种形式：FOR- GENERATE模式和IF- GENERATE模式。

FOR- GENERATE 模式的生成语句FOR- GENERATE 模式生成语句的书写格式为：[标号：]FOR 循环变量 IN 离散范围 GENERATE<并行处理语句>；END GENERATE [标号]；其中循环变量的值在每次的循环中都将发生变化；离散范围用来指定循环变量的取值范围，循环变量的取值将从取值范围最左边的值开始并且递增到取值范围最右边的值，实际上也就限制了循环的次数；循环变量每取一个值就要执行一次GENERATE语句体中的并行处理语句；最后FOR- GENERATE模式生成语句以保留字END GENERATE [标号：]；来结束GENERATE语句的循环。

生成语句的典型应用是存储器阵列和寄存器。

下面以四位移位寄存器为例，说明FOR- GENERATE模式生成语句的优点和使用方法。

下图所示电路是由边沿D触发器组成的四位移位寄存器，其中第一个触发器的输入端用来接收四位移位寄存器的输入信号，其余的每一个触发器的输入端均与左面一个触发器的Q端相连。

图用D触发器构成的四位移位寄存器根据上面的电路原理图，写出四位移位寄存器的VHDL描述如下。

LIBRARY IEEE;USE IEEE. STD_LOGIC_1164.ALL;ENTITY shift_reg ISPORT（di：IN STD_LOGIC；cp：IN STD_LOGIC；do：OUT STD_LOGIC）；ARCHITECTURE structure OF shift_reg ISCOMPONENT dff --元件说明PORT（d：IN STD_LOGIC；clk：IN STD_LOGIC；q：OUT STD_LOGIC）；END COMPONENT；SIGNAL q：STD_LOGIC_VECTOR(4 DOWNTO 0)；BEGINdff1：dff PORT MAP (di，cp，q（1）)； --元件例化dff2：dff PORT MAP (q（1），cp，q（2）)；dff3：dff PORT MAP (q（2），cp，q（3）)；dff4：dff PORT MAP (q（3），cp，do)；END structure；在上例的结构体中有四条元件例化语句，这四条语句的结构十分相似。

VHDL第六讲_VHDL元件例化语句最新版

VHDL第六讲_VHDL元件例化语句最新版
FOR- GENERATE 模式的生成语句
FOR- GENERATE 模优选式文档生成语句的书写格16
其中循环变量的值在每次的循环中都将发生变化；离散范围用来指定 循环变量的取值范围，循环变量的取值将从取值范围最左边的值开场并且 递增到取值范围最右边的值，实际上也就限制了循环的次数；循环变量每 取一个值就要执行一次GENERATE语句体中的并行处理语句；最后FORGENERATE模式生成语句以保存字END GENERATE [标号：]；来完毕 GENERATE语句的循环.
u1:nand_2 port map(a,b,y1);--元件例化 u2:nand_2 port map(c,d,y2); u3:nand_2 port map(y1,y2,y); end one;
优选文档
7
例1：利用2输入与非门元件，设计4输入的与 非与非电路.
方法2：将元件声明放在程序包里进展说明
优选文档
19
思考题
设计一位二进制全加器，然后利用forgenerate生成语句实现4位二进制全加器， 并仿真验证设计结果.
优选文档
优选文档
14
1位D触发器的VHDL程序文件： library ieee; use ieee.std_logic_1164.all; entity shift_reg1 is
port(clk:in std_logic; D:in std_logic; Q:out std_logic);
end entity; architecture one of shift_reg1 is begin
end mynand_4; architecture one of mynand_4 is signal y1,y2:std_logic; begin

第五章(VHDL主要描述语句)

第五章(VHDL主要描述语句)

(4) CASE语句执行中必须选中，且只能选中所列条件语
句中一条。这表明CASE语句中至少要包含一个条件语句。
CASE语句常用来描写总线行为、编码器和译码器的结构。CASE语句 与IF语句功能相似但CASE语句的可读性好，非常简洁。
CASE语句的误用：
SIGNAL value ： INTEGER RANGE 0 TO 15 ； SIGNAL out_1 ： BIT ； CASE value IS -- 缺少 WHEN条件语句 END CASE ； -- 分支条件不包含2到15 CASE value IS WHEN 0 => out_1 <= „1‟； WHEN 1 => out_1 <=„0‟； END CASE ； -- 在5到10上发生重叠 CASE value IS WHEN 0 TO 10 => out_1 <= „1‟； WHEN 5 TO 15 => out_1 <= „0‟； END CASE ；
IF语句不仅可用于选择器设计，还可用于比较 器，译码器等进行条件控制的逻辑设计。IF语句 中至少应有一个条件句，条件句必须由布尔表达 式构成，条件表达式中能使用关系运算操作及逻 辑运算操作的组合表达式。 IF语句颠倒条件判别次序，会引起在综合时逻辑 功能的变化，即IF语句判别条件不可颠倒。 IF语句中，先处理最起始的条件；如果不满足， 再处理下一个条件。一般把条件约束最多的作为 起始条件。
例
用IF语句描述一个二位等值比较器
ARCHITECTURE a OF compare IS LIBRARY IEEE; BEGIN PROCESS(a,b) USE IEEE.STD_LOGIC_1164.ALL; BEGIN ENTITY compare IS IF(a>b) THEN eater<='1';equal<='0';less<='0'; generic(n:natural:=2); ELSIF (a=b) THEN PORT( greater<='0';equal<='1';less<='0'; ELSE a,b:IN STD_LOGIC_VECTOR(n-1 DOWNTO 0); greater<='0';equal<='0';less<='1'; greater,equal,less:OUT STD_LOGIC); END IF; END PROCESS; END; END;

元件例化

元件例化

元件例化语句元件例化就是引入一种连接关系，将预先设计好的设计实体定义为一个元件，然后利用特定的语句将此元件与当前的设计实体中的指定端口相连接，从而为当前设计实体引入一个新的低一级的设计层次。

在这里，当前设计实体相当于一个较大的电路系统，所定义的例化元件相当于一个要插在这个电路系统板上的芯片，而当前设计实体中指定的端口则相当于这块电路板上准备接受此芯片的一个插座。

元件例化是使VHDL 设计实体构成自上而下层次化设计的一种重要途径。

在一个结构体中调用子程序，包括并行过程的调用非常类似于元件例化，因为通过调用，为当前系统增加了一个类似于元件的功能模块。

但这种调用是在同一层次内进行的，并没有因此而增加新的电路层次，这类似于在原电路系统增加了一个电容或一个电阻。

元件例化是可以多层次的，在一个设计实体中被调用安插的元件本身也可以是一个低层次的当前设计实体，因而可以调用其它的元件，以便构成更低层次的电路模块。

因此，元件例化就意味着在当前结构体内定义了一个新的设计层次，这个设计层次的总称叫元件，但它可以以不同的形式出现。

如上所说，这个元件可以是已设计好的一个VHDL 设计实体，可以是来自FPGA 元件库中的元件，它们可能是以别的硬件描述语言，如Verylog 设计的实体。

元件还可以是软的IP 核，或者是FPGA 中的嵌入式硬IP 核。

元件例化语句由两部分组成，前一部分是对一个现成的设计实体定义为一个元件，第二部分则是此元件与当前设计实体中的连接说明，它们的语句格式如下：（1）元件定义语语句COMPONENT 元件名GENERIC (类属表)；PORT (端口名表)；END COMPONENT 文件名；（2）元件例化语句例化名：元件名 PORT MAP( [端口名 =>] 连接端口名，...) ；以上两部分语句在元件例化中都是必须存在的。

第一部分语句是元件定义语句，相当于对一个现成的设计实体进行封装，使其只留出对外的接口界面。

EDA简答题答案

1.1EDA 的英文名字是什么？ EDA的中文含义是什么？答： EDA：Electronics Design Automation中文含义：电子设计自动化。

1.2 什么叫 EDA？利用 EDA进行电子系统的设计的特点是什么？答：狭义的 EDA技术，就是指以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统描述的主要表达方式，以计算计、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射、编辑下载等工作，最终形成集成电子系统或专用集成芯片的一门技术，或称为IES/ASIC 自动设计技术。

EDA 进行电子系统的设计的特点：（1）、用软件的方式设计硬件（2）用软件的方式设计的系统到硬件系统的转换由有关的开发软件自动完成的（3）设计过程中可用有关软件进行各种仿真（ 4）系统可现场编程，在线升级（5）整个系统可集成在一个芯片上，体积小、功耗低、可靠性高（6）从以前的“组合设计”专项真正的“自由设计”（ 7）设计的移植性好，效率高（8）非常适合分工设计，团体协作1.5FPGA和 CPLD各包括几个基本组成部分FPGA在结构上主要分为：可编程逻辑单元、可编程输入/ 输出单元和可编程连线CPLD 在结构上包括：可编程逻辑宏单元、可编程输入 / 输出单元和可编程内部连线1.6FPGA/CPLD有什么特点？各包含几个基本组成部分？二者在存储逻辑信息方面有什么区别？在实际使用中什么时候选用 FPGA？什么时候选用 CPLD？答：FPGA在结构上主要分为三个部分，即可编程逻辑单元，可编程输入/ 输出单元和可编程连线三个部分； CPLD在结构上主要分为三个部分，即可编程逻辑宏单元，可编程输入 / 输出单元和可编程内部连线三个部分。

FPGA/CPLD 的特点：高度集中、高速度、高可靠性对于一个开发项目，主要看开发项目本身的需要，对于普通规模，且生产量不是很大的产品项目，通常使用 CPLD比较好。

vhdl 程序的基本结构 vhdl程序一般由5个部分组成


块语句
块标号:BLOCK[保护表达式] [类属子句;] [端口子句;] [块说明部分;] BEGIN <块语句部分;> END BLOCK 块标号;
类属子句用于参数的定义；端口子句用于信号的定义； 块说明部分对该块要用到的信号、常数、元件和子程序 等进行说明；块语句部分对该块的功能进行描述，块语 句部分的语句是并行执行的，和书写顺序无关。
IEEE: IEEE认可的标准库 std_logic_1164:定义了 std_logic, std_logic_vector, std_ulogic, std_ulogic_vector 等数据类型
VHDL 程序的基本结构
VHDL程序一般由5个部分组成： Library（库） Package（程序包）
CONFIGURATION small_count OF counter IS FOR count_255 END FOR; END small_count; CONFIGURATION big_count OF counter IS FOR count_64K END FOR; END big_count;

Library（程序库） Package（程序包）
Entity（实体） Architecture（构造体） Configuration（配置）

库和程序包
库 ：存放已编译过的实体、构造体、 程序包和配置 程序包：由一组对外可见的信号、常量、 数据类型、子程序、属性等组成 的程序集合
库和程序包的使用
子程序调用语句 过程名（参数表）;
子程序调用语句若位于 “构造体” 或 “块语句” 中，它就是并发语句； 若位于 “进程语句” 或 另一个“子 程序”中，它就是顺序语句；

EDA简答题

简答题第一、二章二、简答题1.IP核的分类：P101)软IP:是用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。

2)固IP:是完成了综合的功能块。

3)硬IP:提供设计的最终阶段产品---掩模。

2.简述EDA技术的发展趋势：P12①.超大规模集成电路的集成度和工艺水平不断提高，深亚微米工艺已经走向成熟，在一个芯片上完成的系统级的集成已成为可能。

②.由于工艺线宽的不断减小，在半导体材料上的许多寄生效应已经不能简单地被忽略，这就对EDA工具提出了更高的要求。

同时，也使得IC生产线的投资更为巨大。

可编程逻辑器件开始进入传统的ASIC市场。

③.高性能的EDA工具得到长足的发展，其自动化核智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境。

④.计算机硬件平台性能大幅度提高，为复杂的SOC设计提供了物理基础。

3.EDA技术在进入21世纪后，得到更大的发展，突出表现在哪些方面？P2①.在FPGA上实现DSP(数字信号处理)应用成为可能，用纯数字逻辑进行DSP模块的设计，使得高速DSP实现成为现实，并有力地推动了软件无线电技术的实用化和发展。

基于FPGA的DSP技术，为高速数字信号处理算法提供了实现途径。

②.嵌入式处理器软核的成熟，使得SOPC步入大规模应用阶段，在一片FPGA上实现一个完备的数字处理系统成为可能。

③.在仿真和设计两方面支持标准硬件描述语言的功能强大的EDA软件不断推出。

④.电子技术领域全方位融入EDA技术。

⑤.EDA使得电子领域各学科的界限更加模糊，更加互为包容，如：模拟与数字、软件与硬件、系统与器件、ASIC与FPGA、行为与结构等。

⑥.基于EDA的用于ASIC设计的标准单元已涵盖大规模电子系统及复杂IP核模块。

⑦.软硬IP核在电子行业的产业领域广泛应用。

⑧.SOC高效低成本设计技术的成熟。

⑨.系统级、行为验证级硬件描述语言的出现，使复杂电子系统的设计和验证趋于简单。

第4章 VHDL语言基础


设计实体
结构体1
结构体2
结构体3
。 。 。
结构体n
FPGA-CPLD原理及应用
结构体的语法
第4章 VHDL语言基础
architecture 结构体名称 of 实体名称 is [说明语句] ；
begin [（功能描述）语句]；
end [architecture] 结构体名称；
注：同一实体的结构体不能同名。定义语句中的常 数、信号不能与实体中的端口同名。
equal: out std_logic ); end eqcomp4;
A[3..0] B[3..0]
equal
FPGA-CPLD原理及应用
端口声明
第4章 VHDL语言基础
确定输入、输出端口的数目和类型。
Port （端口名称{，端口名称}：端口模式
… 端口名称{，端口名称}：端口模式 ）；
数据类型； 数据类型
FPGA-CPLD原理及应用
VHDL组成
第4章 VHDL语言基础
库 包 实体
结构体
eqcomp4.vhd
--eqcomp4 is a four bit equality comparator
Library IEEE; use IEEE.std_logic_1164.all;
entity eqcomp4 is port(a, b:in std_logic_vector(3 downto 0);
FPGA-CPLD原理及应用
第4章 VHDL语言基础
计数器等效描述（out与buffer的区别）
FPGA-CPLD原理及应用
3、数据类型
第4章 VHDL语言基础
指端口上流动的数据表达格式，为预先定好的数据类型，如： bit、bit_vector、integer、std_logic、std_logic_vector 等。 例： entity m81 is port (a: in std_logic_vector(7 downto 0); sel: in std_logic_vector(2 downto 0); b:out bit ); end entity m81;
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实体与元件的对应：
ENTITY an2 IS PORT(a,b:IN BIT; c:OUT BIT); END an2; ARCHITECTURE behav OF an2 IS BEGIN c<=a AND b; END behav;
ENTITY o3 IS PORT(l, m, n:IN BIT; z: OUT BIT); END o3; ARCHITECTURE behav OF o3 IS BEGIN z<=l OR m OR n; END behav; ENTITY n1 IS PORT(x: IN BIT; y: OUT BIT); END n1; ARCHITECTURE behav OF n1 IS BEGIN y<=NOT x; END behav; COMPONENT an2 PORT(a,b: IN BIT; c: OUT BIT); END COMPONENT an2;
顺序语句只能在 进程、过程、函数 中执行；
并行语句

VHDL的并行语句包括：
赋值语句
块语句
进程语句
元件例 化语句
生成语句

并行语句的特点
语句的执行与书 写顺序无关，必须 通过敏感信号的变 化来启动；
每个并行语句相 对独立，一个语句 一般对应一个电路 模块，语句间通过 信号通信；
一、利用元件例化语句描述的 表决器
U1: an2 PORT MAP (a=>SW1, b=>SW2, c=>i1);
SW1 SW2 a b c i1
位置关联方式： 系统端口在端口映射语句中的位置，与它连接的元件端口 在元件的端口说明语句中的位置相对应。
COMPONENT an2 PORT(a: IN BIT; b: IN_BIT; c: OUT STD_BIT); END COMPONENT an2; ... u1: an2 PORT MAP (SW1, SW2, i1);
u2: andn GENERIC MAP (n=>2); PORT MAP (a(0)=>C1, a(1)=>D1, c=>Y);

元件调用的对应关系：
U1: an2 PORT MAP (a=>SW1, b=>SW2, c=>i1);
U2: an2 PORT MAP (a=>SW2, b=>SW3, c=>i2);
元件调用语句，调用元 件an2、o3、n1， U1~U5为元件标号
元件定义语句， 将实体an2、o3 和n1定义为元件
二、元件例化语句(P73-75)

作用
将事先设计好的实体看作是一个“元件”，在新 的设计中调用这个元件，定义这个元件与其他信 号、元件与元件、元件与外部端口的连接关系。
调用了 反相器 i1 i2
COMPONENT o3 PORT(l, m, n: IN BIT; z: OUT BIT); END COMPONENT o3;
COMPONENT n1 PORT(x: IN BIT; y: OUT BIT); END COMPONENT n1;

元件调用语句：

GENERIC MAP (…)为类属映射语句，确定调用元件的 实体中定义的类属参数；PORT MAP (…) 为端口映射 语句，定义调用元件与其他部分的连接关系。 标号名可看作是插座的名称，而元件名则是调用芯片的 插座-> 实际型号名称。 芯片型号-> U1 标号名 元件名 ULN2003 标号名: 元件名 GENERIC MAP (类属关联）； PORT MAP (端口关联)；
U4: o3 PORT MAP (i1, i2, i3, L2);
i1 i2
i3
U3: an2 PORT MAP (a=>SW1, b=>SW3, c=>i3);
U5: n1 PORT MAP(L2, L1);
端口连接定义的方法：
名字关联方式： 把元件的端口与它要连接的系统端口通过”=>”对应起来。
i3
定义元件与 端口的连接
调用了 与门
定义调用元 件间的连接
调用了 或门
定义元件与 端口的连接

格式


元件例化语句由两部分组成，包括元件定义语句和 元件调用语句。 元件定义语句： 把已经设计好的实体定义为一个可以调用的元件。 实体的端口为该元件的引脚。
COMPONENT ND2 COMPONENT 元件名 GENERIC (n: INTEGER); GENERIC（类属表）； PORT (a: IN STD_LOGIC_VECTOR(nPORT（端口名表）； 1 DOWNTO 0); END COMPONENT 元件名； c: OUT STD_LOGIC); END COMPONENT ND2;
ENTITY voter IS PORT(SW1, SW2, SW3: IN BIT; L1: OUT BIT; L2: BUFFER BIT); END voter; BEGIN U1: an2 PORT MAP(a=>SW1, b=>SW2, c=>i1); U2: an2 PORT MAP(a=>SW2, b=>SW3, c=>W1, b=>SW3, c=>i3); U4: o3 PORT MAP(i1, i2, i3, L2); U5: n1 PORT MAP(L2, L1); END behav;
元件例化语句、块语句与生 成语句（P67-68、73-76）
本课要解决的问题：

掌握元件例化语句的格式与应用； 掌握块语句的格式与应用； 掌握生成语句的格式与应用。
顺序语句的总结

VHDL的顺序语句包括：
赋值语句 等待语句 返回语句
流程控 制语句
空操作 语句

顺序语句的特点：
语句的执行与书 写顺序一致；
ARCHITECTURE behav OF voter IS
SIGNAL i1, i2, i3: BIT; COMPONENT an2 PORT(a,b: IN BIT; c: OUT BIT); END COMPONENT an2; COMPONENT o3 PORT(l, m, n: IN BIT; z: OUT BIT); END COMPONENT o3; COMPONENT n1 PORT(x: IN BIT; y: OUT BIT); END COMPONENT n1;