FPGA直接控制ADC0809对模拟信号进行采样设计方案
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ADC0809的采样控制电路的实现
ADC0809的采样控制电路的实现采样控制电路的实现主要包括时钟发生器、模拟多路选通器、时序控制逻辑、参考电压电路以及数据存储器等模块。
首先，时钟发生器是采样控制电路的基础。
它可以产生稳定的时钟信号，用于控制ADC0809的工作时序。
时钟发生器一般采用晶体振荡器或基于RC网络的振荡电路来产生时钟信号。
其次，模拟多路选通器用于选择待采样的信号源。
ADC0809拥有8个模拟输入通道，因此需要一个模拟多路选通器来选择信号源。
多路选通器可以实现将多个信号源连接到ADC的输入端，根据控制信号来切换输入信号。
然后，时序控制逻辑用于控制ADC0809的工作时序。
ADC0809的工作需要依照一定的时序来执行采样、转换和输出等操作。
时序控制逻辑可以根据采样控制信号来控制ADC0809的各个工作阶段，确保工作按照预期的时序进行。
接着，参考电压电路提供参考电压给ADC0809、ADC0809需要一个稳定的参考电压作为模拟输入信号的基准。
参考电压可以通过使用稳压二极管、电压调节器或者外部提供的稳定电压源来实现。
最后，数据存储器用于存储ADC0809转换后的数字输出结果。
ADC0809转换后的数字输出需要被及时读取和储存。
数据存储器一般采用寄存器、存储芯片或者存储器件来实现，以便后续对采样数据的处理和分析。
综上所述，ADC0809的采样控制电路可以通过时钟发生器、模拟多路选通器、时序控制逻辑、参考电压电路和数据存储器等模块实现。
这些模块的协同工作可以确保ADC0809按照预期的时序进行采样和转换，并将转换结果及时储存，以供后续处理和分析。
这样的采样控制电路可以广泛应用于各种需要模数转换的电路和系统中。
ADC0809的采样控制电路的实现
附表1：广州大学学生实验报告开课学院及实验室：物理与电子工程学院-电子楼317室2016年 5 月10 日学院物电年级、专业、班姓名Jason.P 学号实验课程名称EDA技术实验成绩实验项目名称ADC0809的采样控制电路的实现指导教师一、实验目的：学习用状态机对A/D转换器ADC0809的采样控制电路的实现。
二、实验内容：1、实验原理：ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。
ADC0809的精度为8位，转换时间约100μs，含锁存控制的8路多路开关，输出有三态缓冲器控制，单5V电源供电。
图7-1 ADC0809工作时序主要控制信号说明：如图7-1所示，START是转换启动信号，高电平有效；ALE是3位通道选择地址（ADDC，ADDB，ADDA）信号的锁存信号。
当模拟量送到某一输入端（如IN1或IN2等），由3位地址信号选择，而地址信号由ALE锁存。
EOC是转换情况状态信号（类似于AD574的STATUS）,当启动转换约100us后，EOC产生一个负脉冲，以示转换结束；在EOC的上升沿后，若输出使能信号OE为高电平，则控制打开三态缓冲器，把转换好的8位数据结果输至数据总线。
至此ADC0809的一次转换结束。
2、实验步骤：（1）利用QuartusII对课本例8-2进行文本编辑输入和仿真测试；给出仿真波形。
最后进行引脚锁定并进行测试，硬件验证例8-2电路对ADC0809的控制功能。
图7-2 采样状态机结构框图引脚锁定情况：先用14芯线将附图1中“17”和“8”相连，具体管脚锁定情况见“17”和“8”处两边已标出。
程序设计中ADDA、 ADDB 均需赋0。
实验板上的ENABLE即程序中的EOC。
两个数码管显示Q输出，选择模式5的数码管1、2或数码管8、7，不要选择中间的，因中间数码管的部分引脚已被ADC0809使用。
（新实验板没有从ADC0809 D[7：0]连接的数码管。
基于VerilogHDL的ADC0809采样控制器设计
© 1994-2008 China Academic Journal Electronic Publishing House. All rights reserved.
<= 0 ;next state <= st3 ;end st3 :begin ale <= 0 ; start <= 0 ;oe <= 0 ;lock
2006 年第 12 期 信息技术
Information Technology
中图分类号 :TP331 文献标识码 :A 文章编号 :1009 - 2552 (2006) 12 - 0151 - 03
基于 Verilog HDL 的 ADC0809 采样控制器设计
基于 Verilog HDL 语言的 AΠD 采样控制器设计 源程序 :
module adc (d ,clk ,eoc ,lock ,ale ,start ,oe ,adda ,q , — 152 —
图 3 采样控制器模块图
reset) ; input reset ; input [ 7 :0 ] d ; input clk ,eoc ; output lock ,ale ,start ,oe ,adda ; output [ 7 :0 ] q ; reg [ 7 :0 ] q ; reg ale ,start ,oe ,adda ; reg [ 2 :0 ] current state ,next state ; reg lock ; ΠΠ定义状态 parameter st0 = 3’b000 ; parameter st1 = 3’b001 ; parameter st2 = 3’b010 ; parameter st3 = 3’b011 ; parameter st4 = 3’b100 ; parameter st5 = 3’b101 ; parameter st6 = 3’b110 ; ΠΠ组合逻辑 always @(current state or eoc) begin case (current state) st0 :begin ale <= 0 ; start <= 0 ;oe <= 0 ;lock
FPGA直接控制ADC0809对模拟信号进行采样
FPGA直接控制ADC0809对模拟信号进行采样第二章总体方案设计2.1 系统方案设计在以往的A/D器件采样控制设计中，多数是以单片机或CPU为控制核心，虽然编程简单，控制灵活，但缺点是控制周期长，速度慢。
单片机的速度极大的限制了A/D高速性能的利用，而FPGA的时钟频率可高达100MHz以上。
本设计以高集成度的芯片为核心，进行时序控制、码制变换。
具有开发周期短，灵活性强，通用能力好，易于开发、扩展等优点。
既降低了设计难度，又加快了产品的开发周期。
基于FPGA的信号采集系统主要有：A/D转换器，FPGA，RS232通信，PC 机组成。
A/D 转换器对信号进行会采集，A/D 内部集成了采样、保持电路，可有效的降低误差，减少外围电路的设计，降低系统的功耗。
A/D在接受到指令后进行采集，FPGA采集控制模块首先将采集到的通过A/D 转换城的数字信号引入FPGA，而后对数字信号送往算法实现单元进行处理，并存于FPGA内部RAM 中，再将数据由RS232传送到PC上做FFT,实现对采集信号的时域和频域的显示。
图2.1.1系统的总体框图：FPGA的设计结构如图2.1.2所示。
数字倍频器的倍频输出提供ADC控制器的采样触发脉冲。
根据ADC0809操作时序，ADC控制器来实现ADC0809的数据采集操作，采样的时机由倍频器来控制。
控制器每控制完成一次采样操作，则停止等待下一个触发脉冲的到来。
倍频器每输出一个低电平脉冲，ADC采样控制器的状态机进行一次采样操作。
在倍频器的触发控制下，完成被测信号一个基波周期N个点的等间隔采样，同时数字倍频器跟踪输入信号的频率的变化，尽可能地保持N个点的采样宽度正好为被测信号一个周波的宽度。
- 时钟分配及各模块的控制：在协调模块工作时，起到很重要的作用。
引进晶振产的时钟信号，根据实际需要对起进行倍频或分频，使A/D的采样频率，RAM的读写频率，信号处理实现的核心模块的工作频率一致。
adc0809实验报告
adc0809实验报告adc0809实验报告引言：在现代科技发展的今天，模拟信号与数字信号的转换已经成为了一个非常重要的领域。
而ADC（Analog-to-Digital Converter）芯片的应用则是实现这种转换的重要手段之一。
本实验旨在通过使用ADC0809芯片，对模拟信号进行采样和转换，进而实现模拟信号的数字化处理。
一、实验目的本实验的主要目的是通过使用ADC0809芯片，掌握模拟信号的数字化转换原理和方法，并能够进行模拟信号的采样和转换。
二、实验器材1. ADC0809芯片2. 电压源3. 示波器4. 电阻、电容等元器件5. 电路板等实验设备三、实验原理ADC0809芯片是一种8位的逐次逼近型模数转换器。
它通过对模拟信号进行采样，再经过一系列的比较和逼近，最终将模拟信号转换为相应的8位数字信号。
四、实验步骤1. 搭建实验电路：根据实验要求，将ADC0809芯片与其他元器件连接起来，形成完整的电路。
2. 设置电压源：根据实验需要，设置适当的电压源，以提供模拟信号的输入。
3. 连接示波器：将示波器与ADC0809芯片的输出端连接，以便观察数字信号的波形。
4. 运行实验：通过控制电路中的时钟信号，使ADC0809芯片开始对模拟信号进行采样和转换。
5. 观察结果：通过示波器观察数字信号的波形，并记录下相应的数据。
五、实验结果与分析通过实验观察和记录，我们可以得到一系列的数字信号数据。
通过对这些数据的分析和处理，我们可以得到模拟信号的数字化表示。
同时，我们还可以通过对数字信号的波形进行分析，了解模拟信号在转换过程中可能出现的误差和失真情况。
六、实验总结通过本次实验，我们深入了解了ADC0809芯片的工作原理和应用方法。
通过实际操作和观察，我们掌握了模拟信号的数字化转换技术。
同时，通过对实验结果的分析和总结，我们对模拟信号的数字化处理有了更为深入的理解。
七、实验心得本次实验对于我们来说是一次非常有意义的实践活动。
基于FPGA的ADC0809的设计与实现
多数的数据采集系统都会用到ad转换器但对它的读写控制都采用pc机或mcu微控制器的方法通常有延时等待法查询法中断法这些方法既需要硬件的支持又需要软件的指令控制应用fpga技术可以实现对ad转换器的接口电路的设计这种方法直接通过在系统编程器件的硬件电路实现节省了pc机或mcu微控制器的指令执行时间因而读写速度高可靠性强使用更加方便
要求完成的主要任务及其时间安排：
1、了解Verilog HDL设计语言，了解ADC0809的结构及工作原理；(4～6周)
2、完成代码编写；(7～8周)
3、使用QuartusⅡ软件或ISE软件进行调试，并下载到FPAG硬件，使用数码管显示其转换结果进行验证；(9～12周)
4、改进完善，撰文毕业论文；(13～14周)
5、毕业答辩。(15周)
必读参考资料：
1）《复杂数字电路与系统verilogHDL设计技术》
2）《Verilog数字系统设计教程》
3）《FPGA应用技术基础教程》
4）《X应用开发指南》
6）《FPGA/CPLD应用设计200例》
指导教师签名：教研室主任签名：盖章
附件1
毕业设计(论文)任务书
学生姓名
李荣臻
专业班级
电信1082
指导教师
王赜坤
工作单位
信息工程系
设计(论文)题目:基于FPGA的ADC0809的设计与实现
设计（论文）主要内容：
多数的数据采集系统都会用到A/D转换器，但对它的读写控制都采用PC机或MCU微控制器的方法，通常有延时等待法、查询法、中断法，这些方法既需要硬件的支持，又需要软件的指令控制，应用FPGA技术可以实现对A/D转换器的接口电路的设计，这种方法直接通过在系统编程器件的硬件电路实现，节省了PC机或MCU微控制器的指令执行时间，因而读写速度高、可靠性强、使用更加方便。基于以上考虑，本文提出一种采用FPGA实现ADC0809功能的方法，并最终在实验板上完成其转换功能。
要求完成的主要任务及其时间安排：
1、了解Verilog HDL设计语言，了解ADC0809的结构及工作原理；(4～6周)
2、完成代码编写；(7～8周)
3、使用QuartusⅡ软件或ISE软件进行调试，并下载到FPAG硬件，使用数码管显示其转换结果进行验证；(9～12周)
4、改进完善，撰文毕业论文；(13～14周)
5、毕业答辩。(15周)
必读参考资料：
1）《复杂数字电路与系统verilogHDL设计技术》
2）《Verilog数字系统设计教程》
3）《FPGA应用技术基础教程》
4）《X应用开发指南》
6）《FPGA/CPLD应用设计200例》
指导教师签名：教研室主任签名：盖章
附件1
毕业设计(论文)任务书
学生姓名
李荣臻
专业班级
电信1082
指导教师
王赜坤
工作单位
信息工程系
设计(论文)题目:基于FPGA的ADC0809的设计与实现
设计（论文）主要内容：
多数的数据采集系统都会用到A/D转换器，但对它的读写控制都采用PC机或MCU微控制器的方法，通常有延时等待法、查询法、中断法，这些方法既需要硬件的支持，又需要软件的指令控制，应用FPGA技术可以实现对A/D转换器的接口电路的设计，这种方法直接通过在系统编程器件的硬件电路实现，节省了PC机或MCU微控制器的指令执行时间，因而读写速度高、可靠性强、使用更加方便。基于以上考虑，本文提出一种采用FPGA实现ADC0809功能的方法，并最终在实验板上完成其转换功能。
实验四 ADC0809的采样控制电路实现
实验四 ADC0809的采样控制电路实现一、实验目的1、学习和理解状态机的设计和工作原理。
2、学习用状态机对A/D转换器ADC0809的采样控制电路的实现。
二、实验仪器PC机，操作系统为Windows2000/XP，本课程所用系统均为WindowsXP（下同），Quartus II 5.1设计平台，GW48系列SOPC/EDA实验开发系统。
三、实验原理ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。
ADC0809的分辨率为8位，转换时间约100us，含锁存控制的8路多路开关，输出有三态缓冲器控制，单5V电源供电。
主要控制信号说明：如图4-1所示，START是转换启动信号，高电平有效；ALE是3位通道选择地址（ADDC、ADDB、ADDA）信号的锁存信号。
当模拟量送至某一输入端（如IN1或IN2等），由3位地址信号选择，而地址信号由ALE锁存；EOC是转换情况状态信号（类似于AD574的STATUS），当启动转换约100us后，EOC产生一个负脉冲，以示转换结束；在EOC的上升沿后，若使输出使能信号OE为高电平，则控制打开三态缓冲器，把转换好的8位数据结果输至数据总线。
至此ADC0809的一次转换结束了。
图4-1 波形仿真图四、实验步骤1、利用Quartus II 5.1对附录4-1的程序进行文本编辑输入和仿真测试；给出仿真波形。
最后进行引脚锁定并进行测试，硬件验证附录4-1电路对ADC0809的控制功能。
2、测试步骤：根据图4-2，建议引脚锁定为：START接PIO34，OE接PIO35，EOC接PIO8，ALE接PIO33，状态机时钟CLK接clock0（PIN2，可选“65536Hz”或更高），ADDA接PIO32（ADDB和ADDC都接GND），ADC0809的8位输出数据线接PIO23～PIO16，锁存输出Q显示于数码8/数码7（PIO47～PIO40），具体查EDA/SOPC技术实验讲义附录第三节（P55）。
EDA_VHDL_数据采集电路和简易存储示波器设计
EDA数据采集电路和简易存储示波器设计（1）实验目的：主LPM RAM模块的VHDL组件定制，调用和使用；熟悉的A / D 和D / A与FPGA接口电路的设计；了解HDL文本描述和原理组合设计方法。
完成第一个文本输入元素ADCINT，组件CNT10B VHDL源设计，图形输入元素ADCINT，组件CNT10B，组件RAM8B连接原理图绘制符合要求，如图1 所示。
（2）试验原理：FPGA设计项目是使用直接控制0809对模拟信号进行采样，那么好的8位的二进制数据被转换迅速在存储器中，完成后的一个或几个周期的采样的模拟信号），供应链管理（SCM ）系统（例如，由外部电路的存储器读出处理中的样本数据。
样品内存在许多方面可以实现：1，外部随机存取存储器RAM。
其优点是大容量内存，缺点是需要外部芯片和RAM的读取和写入速度较低；电缆过长和FPGA，尤其是在存储数据时，需要解决的递增，并进一步影响数据写入速度。
2 FPGA内部EAB / ESB和等等。
Altera的FPGA器件包含类似EAB模块。
由EAB模块具有高速FIFO。
FIFO是更适合于作为一个高速的A / D采样的数据存储。
基于以上的讨论中，A / D采样电路系统可以被绘制在图1中所示的电路原理图。
其中的成员函数描述如下：1。
组件ADCINT。
见程序1，ADCINT，采样状态机控制0809，VHDL描述和含义的输入和输出信号具有相同的问题，26。
2。
组件CNT10B。
见CNT10B RAM 的9位地址计数器，这个计数器时钟CLK0 WE 控制：当WE = '1'，CLK0 = LOCK0; LOCK0 从0809 采样控制器LOCK0（每产生一个锁存脉冲采样周期），然后在采样允许阶段，RAM的地址锁存时钟in clock = CLKOUT = LOCK0; ，0809脉冲通过每一个LOCK0收集到数据，该数据被锁存到的RAM（RAM8B模块）。
实验6用状态机实现对ADC0809的采样控制(1)概要
实验六 状态机控制A/D采样（设计）实验
实验六
ADC0809采样控制电路实现
（1）实验目的：学习 用状态机实现对A/D转换器 ADC0809的采样控制电路。 （2）实验原理 ：参看书10.2.1节中的说明。
(3)实验内容： 用QUARTUSII对例10-2进行文本编 辑输入和仿真测试，给出仿真波形，最后进行引脚 锁定并进行测试，硬件验证例10-2对ADC0809的控 制功能。
Байду номын сангаас
注意拨码开关位置
拨码7向下,使FPGA 控制A/D的使能
拨码6向下,使FPGA 能接受到来自A/D 的转换结束后的信号
拨码4默认向下 使8个数码管正常工作
34#，33#，31#，30#，29#，28#，27#，25；
锁存输出Q显示于数码管8/数码管7（ PIO47~PIO40）
65#，64#，63#，61#，60#，58#，57#，56#
实验操作：实验箱左下角选择插针处的“转换结束 ”和“A/D使能”用两个短路帽短接。
用螺丝刀旋转系统实验箱左下角的精密电位器， 以便为ADC0809提供变化的待测模拟信号。这时数 码管8和7将显示ADC0809采样的数字值，数据来自 CPLD的输出
实验板中ADC0809 电路原理图，注意 与目标器件的连接
方法
选择实验电路 模式5！
（4）实验报告：根据以上的要求完成实验报告。 （5）思考题：理解MOORE型状态机和MEALY型状
态机的区别？
其余作默认设置
选择模式5
A/D采样数据输出
A/D口数据显示
调节电位器,作为 A/D输入的模拟信号
时钟clock0接65536Hz
测试步骤：建议选择实验模式5，ADC0809的转换时 钟CLK已经事先接有750KHZ的频率，引脚锁定为： START接（PIO34） 49#； OE（ENABLE)接（PIO35） 50# EOC接（PIO8） 15# ALE接（PIO33） 48# 状态机时钟CLK接（CLOCK0） 2# ADDA接(PIO32) 46# （ADDB和ADDC都接GND） ADC0809的8位数据输出接（PIO23~PIO16）
实验六
ADC0809采样控制电路实现
（1）实验目的：学习 用状态机实现对A/D转换器 ADC0809的采样控制电路。 （2）实验原理 ：参看书10.2.1节中的说明。
(3)实验内容： 用QUARTUSII对例10-2进行文本编 辑输入和仿真测试，给出仿真波形，最后进行引脚 锁定并进行测试，硬件验证例10-2对ADC0809的控 制功能。
Байду номын сангаас
注意拨码开关位置
拨码7向下,使FPGA 控制A/D的使能
拨码6向下,使FPGA 能接受到来自A/D 的转换结束后的信号
拨码4默认向下 使8个数码管正常工作
34#，33#，31#，30#，29#，28#，27#，25；
锁存输出Q显示于数码管8/数码管7（ PIO47~PIO40）
65#，64#，63#，61#，60#，58#，57#，56#
实验操作：实验箱左下角选择插针处的“转换结束 ”和“A/D使能”用两个短路帽短接。
用螺丝刀旋转系统实验箱左下角的精密电位器， 以便为ADC0809提供变化的待测模拟信号。这时数 码管8和7将显示ADC0809采样的数字值，数据来自 CPLD的输出
实验板中ADC0809 电路原理图，注意 与目标器件的连接
方法
选择实验电路 模式5！
（4）实验报告：根据以上的要求完成实验报告。 （5）思考题：理解MOORE型状态机和MEALY型状
态机的区别？
其余作默认设置
选择模式5
A/D采样数据输出
A/D口数据显示
调节电位器,作为 A/D输入的模拟信号
时钟clock0接65536Hz
测试步骤：建议选择实验模式5，ADC0809的转换时 钟CLK已经事先接有750KHZ的频率，引脚锁定为： START接（PIO34） 49#； OE（ENABLE)接（PIO35） 50# EOC接（PIO8） 15# ALE接（PIO33） 48# 状态机时钟CLK接（CLOCK0） 2# ADDA接(PIO32) 46# （ADDB和ADDC都接GND） ADC0809的8位数据输出接（PIO23~PIO16）
基于ADC0809芯片的简单采集系统方案设计书
在电子工程、通信工程、自动控制、遥测控制、测量仪器、仪表和计算机等技术领域，经常需要用到各种各样的信号波形发生器。
随着集成电路的迅速发展，用集成电路可很方便地构成各种信号波形发生器。
用集成电路实现的信号波形发生器与其它信号波形发生器相比，其波形质量、幅度和频率稳定性等性能指标，都有了很大的提高。
波形发生器也称函数发生器，作为实验信号源，是现今各种电子电路实验设计应用中必不可少的仪器设备之一。
目前，市场上常见的波形发生器多为纯硬件的搭接而成，且波形种类有限，多为锯齿波，正弦波，方波，三角波等波形。
信号发生器是一种常用的信号源，广泛用于电子电路、自动控制系统和教案实验等领域，目前使用的信号发生器大部分是模拟电路组成的，体积大、可靠性差、准确度低、并且用于低频时，其RC要很大，大电阻，大电容在制造上有困难，参数准确度难以保证，漏电损耗大。
本文介绍一种利用AT89C51单片机构成的信号发生器，可产生方波、三角波、锯齿波、正弦波和脉冲信号等多种波形，其频率可用程序改变，并可根据需要选择单极性或双极性输出。
此信号发生器电路，结构紧凑，价格低廉，性能优越。
本文介绍其硬件系统和软件系统的设计方法。
第二章硬件电路设计本设计是简易低频信号发生器，它能输出锯齿波、方波、三角波及正弦波等四种基本波形。
输出的每一种波形有四种可选频率，或频率可调。
由AT89C51、DAC0832芯片、运算放大器和外接少量的元件制作一个简易但是优质的波形发生器，8位的AT89C51单片机作为主控制已经完全可以满足这次设计的要求。
这个方案的优点是这些芯片都是我们学习过的知识，当然除了学已即用外更加关键的是这样的设计性能稳定、价格低、性能高、体积小、耗电少，在低频范围内稳定性好、操作方便等特点。
图2.1 硬件电路框图2.1 MCS-51单片机的内部结构典型的MCS-51单片机芯片集成了以下几个基本组成部分。
1 一个8位的CPU2 128B或256B单元内数据存储器（RAM）单片机的时钟信号通常用两种电路形式得到：内部振荡和外部振荡方式。
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FPGA直接控制ADC0809对模拟信号进行采样设计方案第二章总体方案设计2.1 系统方案设计在以往的A/D器件采样控制设计中，多数是以单片机或CPU为控制核心，虽然编程简单，控制灵活，但缺点是控制周期长，速度慢。
单片机的速度极大的限制了A/D高速性能的利用，而FPGA的时钟频率可高达100MHz以上。
本设计以高集成度的芯片为核心，进行时序控制、码制变换。
具有开发周期短，灵活性强，通用能力好，易于开发、扩展等优点。
既降低了设计难度，又加快了产品的开发周期。
基于FPGA的信号采集系统主要有：A/D转换器，FPGA，RS232通信，PC机组成。
A/D 转换器对信号进行会采集，A/D 部集成了采样、保持电路，可有效的降低误差，减少外围电路的设计，降低系统的功耗。
A/D在接受到指令后进行采集，FPGA采集控制模块首先将采集到的通过A/D 转换城的数字信号引入FPGA，而后对数字信号送往算法实现单元进行处理，并存于FPGA部RAM中，再将数据由RS232传送到PC上做FFT,实现对采集信号的时域和频域的显示。
图2.1.1系统的总体框图：FPGA的设计结构如图2.1.2所示。
数字倍频器的倍频输出提供ADC控制器的采样触发脉冲。
根据ADC0809操作时序，ADC控制器来实现ADC0809的数据采集操作，采样的时机由倍频器来控制。
控制器每控制完成一次采样操作，则停止等待下一个触发脉冲的到来。
倍频器每输出一个低电平脉冲，ADC采样控制器的状态机进行一次采样操作。
在倍频器的触发控制下，完成被测信号一个基波周期N个点的等间隔采样，同时数字倍频器跟踪输入信号的频率的变化，尽可能地保持N个点的采样宽度正好为被测信号一个周波的宽度。
-时钟分配及各模块的控制：在协调模块工作时，起到很重要的作用。
引进晶振产的时钟信号，根据实际需要对起进行倍频或分频，使A/D的采样频率，RAM的读写频率，信号处理实现的核心模块的工作频率一致。
图2.1.2系统具体流程框图2.2 各功能模块的设计方案2.2.1 FPGA最小系统板方案设计FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物[4]。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
图2.2.1 FPGA最小系统框图2.2.2AD模块方案设计本课题要求对不大于10kHz的任意周期信号进行数据采集，根据奈奎斯特采样定理，AD的采样速率最小应为20kHz，而且要求系统简单可靠。
综合考虑，本系统最后选择了adc0809，它具有最高100sps的采样速率，转换时间不大于100us，芯片的控制和外围电路都较为简单，完全满足系统的设计要求。
2.2.3lf398模块方案设计对变化较慢的模拟信号(即所谓低频信号)在A/D芯片之前可不加采样保持电路。
确切的说,若A/D转换器的速度比较模拟信号变化速度高很多倍,我们可将模拟信号直接加到A/D转换器上。
如果模拟信号变化比较快, 为了保证转换精度,就要在A/D之前加上采样保持电路,使得在转换期间保持模入信号不变。
第三章系统硬件具体设计：3.1硬件总体设计本硬件电路的主要芯片有：模数转换芯片ADC0809、FPGA。
其硬件电路如下图所示：图3.1 FPGA控制的ADC0809采样电路图3.1中，输入部分：IN0－IN7为8条模拟量输入通道。
ADC0809对输入模拟量要求：信号单极性，电压围是0－5V，若信号太小，必须进行放大；输入的模拟量在转换过程中应该保持不变，如若模拟量变化太快，则需在输入前增加采样保持电路；中间部分：主要是FPGA芯片，实现对ADC0809的采样控制；输出部分：输出的8位二进制数字信号由两种方式显示,一种方式是由8个发光二极管组成，每一个二极管代表一位二进制数，当二极管处于发光状态即“亮”时，表示输出二进制“1”；否则输出“0”。
简言之，“亮”—“1”，“灭”—“0”；另一种输出方式是由两位数码管组成的，每一位数码管以十六进制（即0--F）显示二进制输出的四位。
3.2取样定理为了能正确无误地用取样信号VS表示模拟信号VI，取样信号必须有足够高的频率。
可以证明，为了保证能从取样信号将原来的被取样信号恢复，必须满足FS>=FI(MAX)上式就是取样定理，其中，FS为取样频率，FI(MAX)为输入模拟信号Vi的最高频率分量的频率。
在满足上式的条件下，可以用低通滤波器将VS 还原为VI。
这个低通滤波器的电压传输系数在低于FI(MAX)的围应保持不变，而在FS-FI(MAX)以前应迅速下降为0，因此，A/D转换器工作时的取样频率必须高于最大频率，取样频率提高也就意味着留给每次转换的时间相应的缩短，这就要求转换电路必须具备更快的工作速度。
因此，为了满足要求，通常取FS=(3--5)FI(MAX)。
3.3 模数转换过程采样- 保持：由于采样时间极短，采样输出为一串断续的窄脉冲,而要把每一个采样的窄脉冲信号数字化，是需要一定的时间，因此在两次采样之间，应将采样的模拟信号暂时存储起来。
把每次采样的模拟信号存储到下一个采样脉冲到来之前称为保持。
量化与编码：量化与编码电路是A/D转换器的核心组成部分,对采样值的量化一般有两种方法：(1)只舍不入：首先取一最小量化单位∆=UM/2^N,UM是输入模拟电压的最大值,n 是输出数字代码的位数。
当输入模拟电压U1在0-∆之间，则归入0*∆,当U1在∆-2∆之间,则归入1∆。
这样的量化方法产生的最大量化误差为,而且量化误差总是为正。
（2)有舍有入：如果量化单位∆=2UM/(2^N+1)-1,当输入电压U1在0-∆/2之间，归入0*∆,当UT在∆/2-3∆/2之间归入1∆。
这种量化方法产生的最大量化误差为∆/2,而且量化误差有正、有负。
3.4 模数转换类型直接型A/D转换器：直接型A/D转换器是把输入的模拟电压直接转换成输出的数字代码，而不需要经过中间变量。
这种A/D转换器的优点是转换速度快，但转换精度受分压电阻、基准电压及比较器阈值电压等精度的影响，精度较差。
间接型A/D转换器：间接型A/D转换器是先将输入的模拟电压u转换成与之大小对应的中间变量，然后再将中间变量转换为输出的数字量。
目前使用较多的多属于电压-时间（V-T）变换型和电压-频率(V-F)变换型两大类：(1)电压/时间型A/D转换器有单积分型、双积分型和四重积分型多种，但用的最多的是双积分型。
(2)电压-频率型A/D转换器，主要有积分器、窗口比较器、触发器和计数器等组成。
3.5 模数转换精度A/D转换器的转换精度：在单片集成A/D转换器中，也用分辨率和转换误差来描述转换精度。
分辨率：A/D转换器的分辨率是指引起输出数字量变动一个二进制数码最低有效位时,输入模拟量的最小变化量,小于此最小变化量的输入模拟电压变化,将不会引起输出数字量的变化。
转换误差：通常以相对误差的形式给出，它表示A/D转换器实际输出的数字量与理想输出的数字量之间的差别，并用最低有效位LSB的倍数表示。
3.6 模数转换芯片ADC0809大规模集成电路芯片ADC0809是一种由单一+5V电源供电,采用逐次逼近转换原理,片有8路模拟开关，可控制8个模拟量中的一个进入转换器中，能够对0～+5V的8路输入模拟电压进行分时转换的通用型可编程模数转换器。
（1）ADC0809的部逻辑及引脚结构：D2D3D4D5D6D7图3.6.1部逻辑及引脚结构图由上图可知，ADC0809由一个8路模拟开关、一个地址锁存与译码器、一个A/D 转换器和一个三态输出锁存器组成。
多路开关可选通8个模拟通道，允许8路模拟量分时输入，共用A/D转换器进行转换。
三态输出锁器用于锁存A/D转换完的数字量，当OE端为高电平时，才可以从三态输出锁存器取走转换完的数据。
地址锁存与译码电路完成对A,B,C三个地址位进行锁存和译码，其译码输出用于通道选择。
八位A/D转换器是逐次逼近式，由控制与时序电路、逐次逼近寄存器、树状开关以及256R电阻梯网络等组成。
（2）．引脚结构D7～D0：输出数据线（三态）♦IN0～IN7：8通道（路）模拟输入♦ADDA、ADDB、ADDC：通道地址♦ALE：通道地址锁存♦START：启动转换♦EOC：转换结束状态输出♦OE：输出允许（打开输出三态门）♦CLK：时钟输入（10KHz～1.2MHz（3）ADC0809主要引脚说明：ADC0809对输入模拟量要求：信号单极性，电压围是0－5V，若信号太小，必须进行放大；输入的模拟量在转换过程中应该保持不变，如若模拟量变化太快，则需在输入前增加采样保持电路。
地址输入和控制线：4条，IN0－IN7：8条模拟量输入通道，ALE为地址锁存允许输入线，高电平有效。
当ALE线为高电平时，地址锁存与译码器将A，B，C三条地址线的地址信号进行锁存，经译码后被选中的通道的模拟量进转换器进行转换。
A，B和C为地址输入线，用于11条ST为转换启动信号。
当ST上跳沿时，所有部寄存器清零；下跳沿时，开始进行A/D转换；在转换期间，ST应保持低电平。
EOC为转换结束信号。
当EOC为高电平时，表明转换结束；否则，表明正在进行A/D转换。
OE为输出允许信号，用于控制三条输出锁存器向单片机输出转换得到的数据。
OE＝1，输出转换得到的数据；OE＝0，输出数据线呈高阻状态。
D7－D0为数字量输出线。
CLK为时钟输入信号线。
因ADC0809的部没有时钟电路，所需时钟信号必须由外界提供，通常使用频率为500KHZ，VREF（＋），VREF（－）为参考电压输入。
3.7 ADC0809设计及工作原理：ADC0809满量程为5V,则分辨率为5000mV/256=20mV，也就是说当模拟电压小于20mV，ADC就不能转换了，所以分辨率一般表示式为：分辨率=Vref/2位数（单极性）或分辨率=（V+ref-V-ref)/2位数（双极性）求f采≥要2 f信，也就是说必须在信号的一个周期采集2个以上的数据，才能保证信号形态被还原（避免出现“假频”），这就是“最小采样”原理。
若f信=20kHz ，则f 采≥ 40kHz ，其转换时间要求≤25µs 。
工作原理：START 是转换启动信号，一个正脉冲过后A/D 开始转换：ALE 是3位通道选择地址信号锁存信号。
当模拟量送至某一输入端，有3位地址信号选择，而地址信号由ALE 锁存。
EOC 是转换情况状态信号，当启动转换约100us 后，EOC将产生一个负脉冲，以示转换结束。
在EOC 的上升沿后，且输出使能信号ENABLE为高电平，则控制打开三态缓冲器，把转换好的8位数据送至总线。