EDA实验报告——计数器

EDA学习报告

和老师一起在EDA技术知识的海洋中航行，不知不觉就一个学期了，这段时间中，在老师的引导下，明白了现代电子设计的核心就是EDA技术。它是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合（布局布线），以及逻辑优化和仿真测试，直到实现既定的电子线路系统功能的一种技术。继续深入学习的过程中，了解到EDA技术实现的最终目标是完成专用集成电路ASIC的设计和实现，ASIC作为最终的物理平台，集中容纳了用户通过EDA技术将电子应用系统的既定功能和技术指标具体实现的硬件实体。

本学期的学习，老师把理论与实践教育结合在一起，使得这门课程的学习变得轻松了许多。上课不再仅仅是枯燥的理论知识的灌输。老师在上实验课的同时，加入了许多有趣的例子和问题，课堂气氛轻松和活跃。使本来以任务为学习的动机变成了以自己的兴趣去学习EDA技术。实验课是老师辅导，学生讨论的方式进行的。同学们的讨论热情高涨，自己在聆听受益的同时，也提高自身的与人沟通和交往的能力。

老师把EDA技术的基础知识在理论课上进行讲解后，就开始上实验课了，实验课主要是讲授了四个内容：

1. 组合逻辑与时序逻辑电路的VHDL模型实验

2. 键盘扫描显示实验

3. 有限状态机的设计——0809 A/D转换实验

4. 具有音乐报点的数字钟实验

在这四个实验的过程中，我学习到了很多知识，例如：

熟悉ALTERA公司CPLD/FPGA设计开发系统MAX+PLUS II 10.2的使用；认识并熟悉ZY11EDA13BE型EDA技术实验开发系统；了解实验系统核心芯片EP1K30QC208的性能和特点；掌握采用MAX+PLUS II 10.2进行设计项目开发的整个流程；初步掌握基于CPLD/FPGA的VDHL设计；掌握组合逻辑和时序逻辑电路的设计方法。掌握组合逻辑电路的静态测试方法；加深FPGA设计的过程，并比较原理图输入和文本输入的优劣；了解通用同步计数器，异步计数器的使用方法。理解积分分频器的原理；掌握组合逻辑电路和时序逻辑电路的混和设计；了解时序电路FPGA的实现；学习用VHDL语言来描述时序电路的过程；掌握CPLD技术的层次化设计方法；掌握十进制、六十进制、二十四进制计数器的设计方法；了解和掌握分频电路实现的方法等等。

西安科技大学

EDA技术及应用实验报告

题目：学习使用Quartus II软件

专业班级：电子信息科学与技术1002班

姓名：

学号：

一、 实验目的

1、熟悉Quartus II软件的使用。

2、掌握简单组合逻辑电路的设计方法与功能仿真技巧。

3、进一步学习Quartus II中基于原理图设计的流程

二、实验原理

通过对两输入或门的功能仿真实验，学习Quartus II的使用，两输入或门中，当输入端a，b的值都为0时，输出端c的值为0，当输入端a，b为其它值时，c的值为1。通过创建工程，设计输入，项目编译，仿真验证这些步骤，完成对两输入或门的仿真设计。

三、实验步骤

1. 创建工程

a． 打开当前工程。启动“New Project Wizard”，找到文件夹d\VHDL\count，作为当前工作目录。

b． 将设计文件加入到工程中。如果在建立工程文件之前没有建立源文件，则直接点击“Nest”按钮进入下一步操作。

c． 选择目标器件。在Family下拉列表框中选择目标器件系列，如FLEX10K。在Available device’list下拉列表中指定一个目标：EPF10K10LC84-4。

d． 选择综合器和仿真器。继续点击“Next”按钮，如果不作任何选择，则表选择Quartus II 5.0自带的综合器和仿真器。

e． 结束设置。点击图中的“Finish”按钮，即完成了当前工程的创建。

2. 设计输入

a． 新建文本文件。在Quartus II 5.0管理界面中选择菜单“File”“New”，或单击新建文件图标，出现New对话框，在对话框中选择“VHDL File”，点击“OK”按钮，打开文本编辑器。然后保存文件。

b． 编辑文本文件。创建文本文件后，就可以在文本编辑窗口中输入如下所示的VDHL源程序。

两输入或门的源程序orm2.vhd：

LIBRARY IEEE;

汕 头 大 学 实 验 报 告

学院: 工学院 系: 电子系 专业: 通信 年级:2008 成绩:

姓名: 林海青 学号:08142022 实验时间: 2010.12.12 指导教师: 白运新

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实验五 具有音乐报点的数字钟实验

一、实验目的：

1、 掌握多位计数器相连的设计方法。

2、 掌握十进制、六十进制、二十四进制计数器的设计方法。

3、 继续巩固多位共阴极扫描显示数码管的驱动及编码。

4、 了解和掌握分频电路实现的方法。

5、 掌握扬声器的驱动。

6、 使用FPGA产生不同的音乐频率。

7、 LED 灯的花样显示。

8、 掌握CPLD技术的层次化设计方法。

二、设计要求

1、具有时、分、秒计数显示功能，以24小时循环计时。

2、具有清零，调节小时、分钟功能。

3、具有整点报时功能，整点报时的同时LED灯花样显示。

三、硬件要求：

1、 主芯片ACEX1K EP1K30QC208。

2、 8个LED灯。

3、 扬声器。

4、 8位七段扫描共阴极数码显示管。

5、 三个按键开关（清零，调小时，调分钟）。

四、实验原理：

在同一块CPLD芯片EP1K10TC100—3上集成了如下电路模块：

1、 时钟计数：

秒——60进制BCD码计数；

分——60进制BCD码计数；

时——24进制BCD码计数；

同时整个计数器有清零，调分，调时功能。在接近整点时能提供报时信号。

2、 有驱动8位七段共阴极扫描数码管的片选驱动信号输出和七段字行译码输出。编码和扫描可参照“实验四”。

3、 扬声器在整点时有报时乐曲驱动信号产生。

音符的产生：音符的产生是利用计数器对输入的时钟信号进行分频，然后输出不同的频率来控制扬声器发不同的声音。计数器必须是模可变的计数器，也就是其初始计数值可变，这样便可以对其进行初始化，使其从不同的初始值开始计数，实现对输入时钟信号的不同分频。

1 实验一 EDA软件QuartusⅡ的使用

——VHDL文本输入法

QuartusⅡ是Altera公司推出的第四代开发软件，提供了方便的设计输入方式、快速的编译和直接易懂的器件编程。能够支持百万门以上逻辑门数的逻辑器件的开发，并且为第三方工具提供了无缝接口。QuartusⅡ软件的设计流程概括为设计输入、设计编译、设计仿真和设计下载等过程。

一、实验目的：

以10进制计数器为例掌握QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、编译与仿真。

二、实验原理：

给出10进制BCD码计数器的VHDL参考源程序：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT10 IS

PORT (CLK,RST,EN: IN STD_LOGIC;

CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

COUT: OUT STD_LOGIC);

END CNT10;

ARCHITECTURE BEHAV OF CNT10 IS

SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0);

BEGIN

PROCESS(CLK,RST,EN)

BEGIN

IF (RST='1') THEN

CQI<="0000";

ELSIF (CLK'EVENT AND CLK='1' ) THEN

IF (EN='1') THEN

IF (CQI<9) THEN CQI<=CQI+1;

ELSE

CQI<= "0000";