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（完整版）Cadenceallegro菜单解释.docCadence allegro菜单解释——file已有320 次阅读2009-8-16 19:17 | 个人分类: | 关键词 :Cadence allegro file 菜单解释每一款软件几乎都有File 菜单，接下来详细解释一下allegro 与其他软件不同的菜单。
new新建 PCB文件，点 new 菜单进入对话框后， drawing type 里面包含有 9 个选项，一般我们如果设计 PCB就选择默认第一个 board 即可。
如果我们要建封装库选 package symbol即可，其他 7 个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。
open打开你所要设计的PCB文件，或者封装库文件。
recent designs打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。
save保存save as另存为，重命名。
importimport 菜单包含许多项，下面详细解释一下我们经常用到的命令。
logic 导入网表，详细介绍在 allegro 基础教程连载已经有介绍，在此不再详细介绍。
artwork 导入从其他 PCB文件导出的 .art 的文件。
一般很少用词命令。
命令 IPF和 stream 很少用，略。
DXF导入结构要素图或者其他DXF的文件。
导入方法如下：点import/DXF 后，在弹出的对话框选择，在DXF file里选择你要导入的DXF的路径， DXF units选择 MM ，然后勾选 use default text table 和 incremental addition ，其他默认即可。
再点 edit/view layers 弹出对话框，勾选 select all，DXF layer filter选择all，即为导入所有层的信息，然后在下面的class里选择board geometry，subclass选择 assembly_notes，因为一般导入结构要素图都是导入这一层，然后点ok，进入了点import/DXF 后弹出的对话框，然后点import 即可将结构要素图导入。
26、非电气引脚零件的制作1、建圆形钻孔：（1）、parameter：没有电器属性（non-plated）（2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要比drill hole大一点27、Allegro建立电路板板框步骤：1、设置绘图区参数，包括单位，大小。
2、定义outline区域3、定义route keepin区域（可使用Z-copy操作）4、定义package keepin区域5、添加定位孔28、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下：1、Setup –> cross-section2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-43、指定电源层和地层都为负片（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy –> find面板选shape（因为铺铜是shape）–> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜7、相同的方法完成POWER层覆铜Allegro生成网表1、重新生成索引编号：tools –> annotate2、DRC检查：tools –> Design Rules Check，查看session log。
3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。
29、Allegro导入网表1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）2、选择网表路径，在allegro文件夹。
allegro 操作技巧和总结Allegro是一款广泛使用的电子设计自动化软件，主要用于PCB设计。
以下是一些Allegro操作技巧和总结：1. 布局技巧：摆放元件时，可以使用Edit菜单中的move、mirror或rotate命令。
设置各层颜色，例如top层为粉色，bottom层为蓝色，有助于区分正反面。
当大电容和小电容同时对一点滤波时，应将小电容拉出的线连接到器件管脚，以靠近管脚的方式放置小电容。
2. 查看线宽和线长：使用Display菜单中的Element功能，并勾选Cline Segs选项，然后点击连线，即可在弹出的信息框中查看线宽和线长信息。
3. 显示过孔焊盘轮廓：在Setup菜单中选择DesignParameters，然后在Display菜单栏中勾选Display planted holes选项。
4. 使用CRTL键：在执行逐个多选指令如Hilight-Temp Group时，按CRTL键可实现反向选择的功能；执行逐个多选指令如Dehilight-Temp Group时，按CRTL键可实现取消选择的功能。
5. 更新封装：完成封装修改后，在Palce-Update Symbols中选择要更新的封装，并确保勾选Update Symbol Padstacks和Ignore FIXED property选项。
6. 设置约束规则：在Setup-Constrains-Set Standard Values中设置线宽和线间距，间距主要包括pin to pin、line to pin、line to line等。
主要使用spacing rule set和physical rule set。
7. 设置Hilight的显示方式：在Setup-User Preferences-Display中勾选Display_Nohilitefont，则以实线显示Hilight，反之则以虚线显示。
8. 设置Differential Pair属性：先设定对net的Differential Pair property，然后在Constraints System控制面板中选择Spacing Rule Nets栏的Attach Property Nets，并在Allegro窗口Control Panel的Find by Name下选择Property，选取相应Property，再对其套用Spacing Rule即可。
Allegro操作说明（中⽂）Word⽂档26、⾮电⽓引脚零件的制作1、建圆形钻孔：（1）、parameter：没有电器属性（non-plated）（2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要⽐drill hole⼤⼀点27、Allegro建⽴电路板板框步骤：1、设置绘图区参数，包括单位，⼤⼩。
2、定义outline区域3、定义route keepin区域（可使⽤Z-copy操作）4、定义package keepin区域5、添加定位孔28、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下：1、Setup –> cross-section2、添加层，电源层和地层都要设置为plane，同时还要在电⽓层之间加⼊电介质，⼀般为FR-43、指定电源层和地层都为负⽚（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy –> find⾯板选shape（因为铺铜是shape）–> option⾯板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜7、相同的⽅法完成POWER层覆铜Allegro⽣成⽹表1、重新⽣成索引编号：tools –> annotate2、DRC检查：tools –> Design Rules Check，查看session log。
3、⽣成⽹表：tools –> create netlist，产⽣的⽹表会保存到allegro⽂件夹，可以看⼀下session log内容。
29、Allegro导⼊⽹表1、file –> import –> logic –> design entry CIS（这⾥有⼀些选项可以设置导⼊⽹表对当前设计的影响）2、选择⽹表路径，在allegro⽂件夹。
26、非电气引脚零件的制作1、建圆形钻孔：（1）、parameter：没有电器属性（non-plated）（2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要比drill hole大一点27、Allegro建立电路板板框步骤：1、设置绘图区参数，包括单位，大小。
2、定义outline区域3、定义route keepin区域（可使用Z-copy操作）4、定义package keepin区域5、添加定位孔28、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下：1、Setup –> cross-section2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-43、指定电源层和地层都为负片（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy –> find面板选shape（因为铺铜是shape）–> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜7、相同的方法完成POWER层覆铜Allegro生成网表1、重新生成索引编号：tools –> annotate2、DRC检查：tools –> Design Rules Check，查看session log。
3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。
29、Allegro导入网表1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）2、选择网表路径，在allegro文件夹。
