2013《数字逻辑设计》期末考试-试题及参考答案-更新

电子科技大学2012 -2013学年第二学期期末考试 A 卷课程名称：_数字逻辑设计及应用__ 考试形式：闭卷考试日期：20 13 年07 月05 日考试时长：_120___分钟课程成绩构成：平时30 %，期中30 %，实验0 %，期末40 %本试卷试题由___七__部分构成，共__7___页。

I. Fill out your answers in the blanks (3’ X 10=30’)1. If a 74x138 binary decoder has 110 on its inputs CBA, the active LOW output Y5 should be ( 1 or high ).2. If the next state of the unused states are marked as “don’t-cares” when designing a finite state machine, this approach is called minimal ( cost ) approach.3.The RCO_L of 4-bit counter 74x169 is ( 0 or low ) when counting to 0000 in decreasing order.4. To design a "001010" serial sequence generator by shift registers, the shift register should need ( 4 ) bit at least.5. One state transition equation is Q*=JQ’+K’Q. If we use T flip-flop with enable to complete the equation，the enable input of T flip-flop should have the function EN=( JQ’+KQ ).6. A 4-bit Binary counter can have ( 16 ) normal states at most, 4-bit Johnson counter with no self-correction can have ( 8 ) normal states, 4-bit linear feedback shift-register (LFSR) counter with self-correction can have ( 16 ) normal states.7. If we use a ROM, whose capacity is 16 × 4 bits, to construct a 4-bit binary code to gray code converter, when the address inputs are 1001, ( 1101 ) will be the output.8. When the input is 10000000 of an 8 bit DAC, the corresponding output voltage is 2V. The output voltage is ( 3.98 ) V when the input is 11111111.II. Please select the only one correct answer in the following questions.(2’ X 5=10’)1. If a 74x85 magnitude comparator has ALTBIN=1, AGTBIN=0, AEQBIN=0, A3A2A1A0=1101, B3B2B1B0=0111 on its inputs, the outputs are ( D ).A) ALTBOUT=0, AEQBOUT=0, AGTBOUT=0 B) ALTBOUT=1, AEQBOUT=0, AGTBOUT=0C) ALTBOUT=1, AEQBOUT=0, AGTBOUT=1 D) ALTBOUT=0, AEQBOUT=0, AGTBOUT=12. As shown in Figure 1, what would the outputs of the 4-bit adder 74x283 be ( B ) when A3A2A1A0=0100, B3B2B1B0=1110 and S/A=1.A) C4=1, S3S2S1S0=0010 B) C4=0, S3S2S1S0=0110 C) C4=0, S3S2S1S0=1010D) C4=0, S3S2S1S0=1110Figure 13. Which of the following statements is INCORRECT? ( A )A) A D latch is edge triggered and it will follow the input as long as the control input C isactive low.B) A D flip flop is edge triggered and its output will not change until the edge of thecontrolling CLK signal.C) An S-R latch may go into metastable state if both S and R are changing from 11 to 00simultaneously.D) The pulse applying to any input of an S -R latch must meet the minimum pulse width requirement.4. The capacity of a memory that has 13 bits address bus and can store 8 bits at each address is ( B ).A) 8192 B) 65536 C) 104 D) 2565. Which state in Figure 2 is NOT ambiguous ( C ).A) A B) B C) C and D D) CABCD WX W+Y ZZ ’X ’+YYZ1X ’Z ’Figure 2III. Analyze the sequential-circuit as shown in Figure 3, D Flip-Flop with asynchronouspreset and clear inputs. [15’]1.Write out the excitation equations, transition equations and output equation. [5’]2.Assume the initial state Q 2Q 1=00, complete the timing diagram for Q 2 ,Q 1 and Z. [10’]Figure 3参考答案：激励方程: D 1=Q 2/，D 2= Q 1转移方程：Q 1 *= D 1=Q 2/，Q 2 *=D 2= Q 1 输出方程：Z= (CLK+Q 2)/参考评分标准：1. 5个方程正确得5分；每错一个扣1分，扣完5分为止；2. Q 1、Q 2、Z 的波形边沿判断正确，得3分，错一个，扣1分，扣完3分为止；每个上升沿和下降沿各0.5分，错1处扣0.5分，扣完7分为止。

华南理工大学 网络学院《数字逻辑》试卷考试时间：（120分钟）班级： 姓名： 总分数：一、 选择题（每小题1分，）1 有两个十进制数数字的8421BCD 编码是10010001，则它们的余3码是 A 。

A ． 1100 0100B ．1001 0100C ． 1001 0011D ． 1111 00012 若输入变量A 、B 全为1时，输出F=1，则其输入与输出的关系是 B 。

A ．异或B ．与C ．非D ．或非3 二进制数1100转换成十六进制数是 D 。

A ．12B ．AC ．BD ．C4 在求逻辑函数F 的反函数时，下列说法错误的是 C 。

A ．“·”换成“+”，“+”换成“·”B ．原变量换成反变量，反变量换成原变量C ．原变量不变D ．常数中的“0”换成“1”，“1”换成“0”5 逻辑表达式（A+B ）·（A+C ）= B 。

A ．AB+ACB ．A+BC C ．B+ACD ．C+AB6 组合逻辑电路通常是由 A 组合而成。

A ．门电路B ．计数器C ．触发器D ．寄存器7 时序逻辑电路中一定包含 C 。

A ．译码器B ．移位寄存器C ．触发器D ．与非门8 逻辑表达式F=AB+A C ，则它的对偶逻辑表达式F '= D 。

A ．))((C AB A ++ B ．A+B ·A+CC ．A+B ·A+CD ．（A+B ）（A+C ）9 设A 、B 、C 为逻辑变量，若已知AB=AC ，则 D 。

A ．B=CB ．B ≥C C ．B ≠CD ．以上都有可能10 一位十进制计数器至少需要 B 个触发器。

A ．3B ．4C ．5D ．611 时序电路中必须有 C 。

A ．输入逻辑变量B ．计数器C ．时钟D ．编码器12 同步时序电路的分析与设计的重要工具是 D 。

A ．状态表和波形图B ．状态图和特征方程C ．特征方程与波形图D ．状态表和状态图13 在利用隐含表进行状态化简时，有S 1，S 2两个状态，条件 D 可确定S 1和S 2不等价。

电子科技大学2012 -2013学年第二学期期末考试 A 卷课程名称：_数字逻辑设计及应用__ 考试形式：闭卷考试日期：20 13 年07 月05 日考试时长：_120___分钟课程成绩构成：平时30 %，期中30 %，实验0 %，期末40 %本试卷试题由___七__部分构成，共__7___页。

I. Fill out your answers in the blanks (3’ X 10=30’)1. If a 74x138 binary decoder has 110 on its inputs CBA, the active LOW output Y5 should be ( 1 or high ).2. If the next state of the unused states are marked as “don’t-cares” when designing a finite state machine, this approach is called minimal ( cost ) approach.3.The RCO_L of 4-bit counter 74x169 is ( 0 or low ) when counting to 0000 in decreasing order.4. To design a "001010" serial sequence generator by shift registers, the shift register should need ( 4 ) bit at least.5. One state transition equation is Q*=JQ’+K’Q. If we use T flip-flop with enable to complete the equation，the enable input of T flip-flop should have the function EN=( JQ’+KQ ).6. A 4-bit Binary counter can have ( 16 ) normal states at most, 4-bit Johnson counter with no self-correction can have ( 8 ) normal states, 4-bit linear feedback shift-register (LFSR) counter with self-correction can have ( 16 ) normal states.7. If we use a ROM, whose capacity is 16 × 4 bits, to construct a 4-bit binary code to gray code converter, when the address inputs are 1001, ( 1101 ) will be the output.8. When the input is 10000000 of an 8 bit DAC, the corresponding output voltage is 2V. The output voltage is ( 3.98 ) V when the input is 11111111.II. Please select the only one correct answer in the following questions.(2’ X 5=10’)1. If a 74x85 magnitude comparator has ALTBIN=1, AGTBIN=0, AEQBIN=0, A3A2A1A0=1101, B3B2B1B0=0111 on its inputs, the outputs are ( D ).A) ALTBOUT=0, AEQBOUT=0, AGTBOUT=0 B) ALTBOUT=1, AEQBOUT=0, AGTBOUT=0C) ALTBOUT=1, AEQBOUT=0, AGTBOUT=1 D) ALTBOUT=0, AEQBOUT=0, AGTBOUT=12. As shown in Figure 1, what would the outputs of the 4-bit adder 74x283 be ( B ) when A3A2A1A0=0100, B3B2B1B0=1110 and S/A=1.A) C4=1, S3S2S1S0=0010 B) C4=0, S3S2S1S0=0110 C) C4=0, S3S2S1S0=1010D) C4=0, S3S2S1S0=1110Figure 13. Which of the following statements is INCORRECT? ( A )A) A D latch is edge triggered and it will follow the input as long as the control input C is activelow.B) A D flip flop is edge triggered and its output will not change until the edge of the controllingCLK signal.C) An S-R latch may go into metastable state if both S and R are changing from 11 to 00simultaneously.D) The pulse applying to any input of an S -R latch must meet the minimum pulse width requirement.4. The capacity of a memory that has 13 bits address bus and can store 8 bits at each address is ( B ).A) 8192 B) 65536 C) 104 D) 2565. Which state in Figure 2 is NOT ambiguous ( C ).A) A B) B C) C and D D) CABCD WX W+Y ZZ ’X ’+YYZ1X ’Z ’Figure 2III. Analyze the sequential-circuit as shown in Figure 3, D Flip-Flop with asynchronous presetand clear inputs. [15’]1.Write out the excitation equations, transition equations and output equation. [5’]2.Assume the initial state Q 2Q 1=00, complete the timing diagram for Q 2 ,Q 1 and Z. [10’]Figure 3参考答案：激励方程: D 1=Q 2/，D 2= Q 1转移方程：Q 1 *= D 1=Q 2/，Q 2 *=D 2= Q 1 输出方程：Z= (CLK+Q 2)/参考评分标准：1. 5个方程正确得5分；每错一个扣1分，扣完5分为止；2. Q 1、Q 2、Z 的波形边沿判断正确，得3分，错一个，扣1分，扣完3分为止；每个上升沿和下降沿各0.5分，错1处扣0.5分，扣完7分为止。

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5、[X]反=0.1111，[X]补= 0.1111。

6、-9/16的补码为1.0111，反码为1.0110 。

7、已知葛莱码1000，其二进制码为1111，已知十进制数为92，余三码为1100 01018、时序逻辑电路的输出不仅取决于当时的输入，还取决于电路的状态。

9、逻辑代数的基本运算有三种，它们是_与_ 、_或__、_非_ 。

10、，其最小项之和形式为_ 。

11、RS触发器的状态方程为__，约束条件为。

12、已知、，则两式之间的逻辑关系相等。

13、将触发器的CP时钟端不连接在一起的时序逻辑电路称之为_异_步时序逻辑电路。

二、简答题（20分）1、列出设计同步时序逻辑电路的步骤。

（5分）答：（1）、由实际问题列状态图（2）、状态化简、编码（3）、状态转换真值表、驱动表求驱动方程、输出方程（4）、画逻辑图（5）、检查自起动2、化简（5分）答：3、分析以下电路，其中RCO为进位输出。

（5分）答：7进制计数器。

4、下图为PLD电路，在正确的位置添 * ，设计出函数。

（5分）5分注：答案之一。

三、分析题（30分）1、分析以下电路，说明电路功能。

（10分）解： 2分该组合逻辑电路是全加器。

以上8分2、分析以下电路，其中X为控制端，说明电路功能。

数字逻辑期末考试题及答案一、选择题（每题2分，共20分）1. 以下哪个是数字逻辑中的基本逻辑门？A. 与门B. 或门C. 非门D. 所有选项都是答案：D2. 一个三输入的与门，当输入全为1时，输出为：A. 0B. 1C. 随机D. 无法确定答案：B3. 一个异或门的真值表中，当输入相同时，输出为：A. 1B. 0C. 随机D. 无法确定答案：B4. 下列哪个不是触发器的类型？A. SR触发器B. JK触发器C. D触发器D. AND触发器答案：D5. 在数字电路中，同步计数器和异步计数器的主要区别在于：A. 计数范围B. 计数速度C. 计数精度D. 计数方式答案：B6. 一个4位二进制计数器，其最大计数值为：A. 15B. 16C. 32D. 64答案：A7. 以下哪个不是数字逻辑设计中常用的简化方法？A. 布尔代数简化B. 卡诺图简化C. 逻辑门替换D. 逻辑表简化答案：C8. 在数字电路中，一个信号的上升沿指的是：A. 信号从0变为1的瞬间B. 信号从1变为0的瞬间C. 信号保持不变D. 信号在变化答案：A9. 一个D触发器的Q输出端在时钟信号上升沿时：A. 保持不变B. 翻转状态C. 跟随D输入端D. 随机变化答案：C10. 以下哪个不是数字逻辑中的状态机？A. Moore机B. Mealy机C. 有限状态机D. 无限状态机答案：D二、填空题（每空2分，共20分）11. 在布尔代数中，逻辑与操作用符号______表示。

答案：∧12. 一个布尔函数F(A,B,C)=A∨B∧C的最小项为______。

答案：(1,1,1)13. 在数字电路设计中，卡诺图是一种用于______的工具。

答案：布尔函数简化14. 一个4位二进制加法器的输出端最多有______位。

答案：515. 一个同步计数器在计数时，所有的触发器都______时钟信号。

答案：接收16. 一个JK触发器在J=K=1时，其状态会发生______。

………密………封………线………以………内………答………题………无………效……电子科技大学2013 -2014学年第 二 学期期 末 考试 A 卷课程名称：_数字逻辑设计及应用__ 考试形式： 闭卷 考试日期： 20 14 年 07 月 10 日 考试时长：_120___分钟课程成绩构成：平时 30 %， 期中 30 %， 实验 0 %， 期末 40 % 本试卷试题由___六__部分构成，共__8___页。

题号 一 二 三 四 五 六 七 八 九 十 合计得分I. Fill out your answers in the blanks (3’ X 10=30’)1. A circuit with 10 flip-flops can store ( 10 ) bit binary numbers, that is, include ( 1024 或 210 ) states at most.2. A 5-bit linear feedback shift-register (LFSR) counter with no self-correction can have ( 31 或 25-1 ) normal states.3. A modulo-24 counter circuit needs ( 5 ) D filp-flops at least. A modulo-500 counter circuit needs ( 3 ) 4-bit counters of 74x163 at least.4. If an 74x148 priority encoder has its 1, 3, 4, and 5 inputs at the active level, the active LOW binary output is ( 010 ) .5. State/output table for a sequential circuit is shown as Table 1. X is input and Z n is output. Assume that the initial state is S 0, if the input sequence is X = 01110101, the output sequence should be ( 11001100 或110011000 ). 【可以确定的输出序列应该有9位】.6. Transition/output table for a sequential circuit is shown in Table 2, X is input and Y is output, the sequential circuit is a modulus ( 3 ) up/down counter.n+1n 21………密………封………线………以………内………答………题………无………效……7. A serial sequence generator by feedback shift registers 74x194 is shown in Figure 1, assume the initial state is Q 2Q 1Q 0 = 100, the feedback function LIN = Q 2’Q 1’ + Q 2Q 0’, the output sequence in Q 2 is ( 100110 循环输出 ).Figure 18. When the input is 01100000 of an 8 bit DAC, the corresponding output voltage is 3.76V . The output voltage range for the DAC is ( 0 ~ 9.99 或 568221276.3+−× 或 9625576.3× )V . 【本题并未对误差范围进行要求，一般可保留2位小数。

《数字逻辑》——期末复习题及答案中国⽯油⼤学（北京）远程教育学院《数字逻辑》期末复习题⼀、单项选择题1. TTL 门电路输⼊端悬空时，应视为( )A. ⾼电平B. 低电平C. 不定D. ⾼阻2. 最⼩项D C B A 的逻辑相邻项是（）A ．ABCDB ．D BC A C ．CD AB D ．BCD A3. 全加器中向⾼位的进位1+i C 为( )A. i i i C B A ⊕⊕B.i i i i i C B A B A )(⊕+C.i i i C B A ++D.i i i B C A )(⊕4. ⼀⽚⼗六选⼀数据选择器，它应有（）位地址输⼊变量A. 4B. 5C. 10D. 165. 欲对78个信息以⼆进制代码表⽰，则最少需要（）位⼆进制码A. 4B. 7C. 78D. 106. ⼗进制数25⽤8421BCD 码表⽰为（）A.10 101B.0010 0101C.100101D.101017. 常⽤的BCD 码有（）A:奇偶校验码 B:格雷码 C:8421码 D:ASCII 码8. 已知Y A AB AB =++,下列结果中正确的是（）A:Y=A B:Y=B C:Y=A+B D: Y A B =+9. 下列说法不正确的是（）A:同⼀个逻辑函数的不同描述⽅法之间可相互转换B:任何⼀个逻辑函数都可以化成最⼩项之和的标准形式C:具有逻辑相邻性的两个最⼩项都可以合并为⼀项D:任⼀逻辑函数的最简与或式形式是唯⼀的10. 逻辑函数的真值表如下表所⽰，其最简与或式是（）A: ABC ABC ABC ++ B: ABC ABC ABC ++ C: BC AB + D: BC AC +11．以下不是逻辑代数重要规则的是( ) 。

A. 代⼊规则B. 反演规则C. 对偶规则D. 加法规则12．已知函数E)D (C B A F +?+=的反函数应该是( ) 。

A. [])E (D C B A F +?+?= B. [])E D (C B A F +?+?= C. [])E (D C B A F +?+?=D. [])E D (C B A F +?+?=13．组合逻辑电路⼀般由（）组合⽽成。

《数字逻辑》试卷2013(样题1)参考答案华南理工大学网络教育学院华南理工大学网络学院《数字逻辑》试卷考试时间：班级：姓名：总分数：一、选择题 1 有两个十进制数数字的8421BCD编码是10010001，则它们的余3码是A。

A．1100 0100B．1001 0100C．1001 0011 D．1111 0001 2 若输入变量A、B 全为1时，输出F=1，则其输入与输出的关系是B。

A．异或B．与C．非D．或非3 二进制数1100转换成十六进制数是D。

A．12B．A C．B D．C 4 在求逻辑函数F的反函数时，下列说法错误的是C。

A．“·”换成“+”，“+”换成“·” B．原变量换成反变量，反变量换成原变量C．原变量不变D．常数中的“0”换成“1”，“1”换成“0” 5 逻辑表达式·= B。

A．AB+AC B．A+BC C．B+AC D．C+AB 6 组合逻辑电路通常是A组合而成。

A．门电路B．计数器C．触发器D．寄存器7 时序逻辑电路中一定包含C。

A．译码器B．移位寄存器C．触发器D．与非门8 逻辑表达式F=AB+AC，则它的对偶逻辑表达式F?=D。

A．(A?B)(A?C)B．A+B·A+C C．A+B·A+C D．9 设A、B、C为逻辑变量，若已知AB=AC，则D。

A．B=C B．B≥C C．B≠C D．以上都有可能10 一位十进制计数器至少需要 B 个触发器。

A．3B．4C．5 D．6 11 时序电路中必须有C。

A．输入逻辑变量B．计数器C．时钟D．编码器12 同步时序电路的分析与设计的重要工具是D。

A．状态表和波形图B．状态图和特征方程C．特征方程与波形图D．状态表和状态图共 5 页第 1 页华南理工大学网络教育学院13 在利用隐含表进行状态化简时，有S1，S2两个状态，条件 D 可确定S1和S2不等价。

A．状态相同B．状态不同C．输出相同D．输出不同n+1n14有两个与非门构成的基本RS触发器，欲使该触发器保持原态，即Q=Q，则输入信号应为B。

200 /200 学年第一学期《数字电路》试卷班级________________学号________________姓名_______________成绩______________一、选择题（每题2分，共20分） 1、下面属于有权码的是（ B ）A 、格雷码B 、8421BCD 码C 、奇偶校验码D 、余三码2、一个两输入端的门电路，当输入为1和0时，输出不是1的门是（ C ）A 、与非门B 、或门C 、或非门D 、异或门 3、和逻辑式AB 逻辑关系不同的逻辑式是（ B ）A 、B A + B 、B A ∙C 、B B A +∙D 、A B A + 4、数字电路中机器识别和常用的数制是（ A ）A 、二进制B 、八进制C 、十进制D 、十六进制 5、十进制数100对应的二进制数为（ C ）A 、1011110B 、1100010C 、1100100D 、110001006、七段译码器74LS47（共阳）的输出低电平有效，当输入的4位数为0101显示 5时，输出七段LED 数码管的abcdefg 为（ A ）A 、1011011B 、0100100C 、1101101D 、00100107、在函数D ABC F +=的真值表中，0=F 的状态共有多少个（ D ）A 、2B 、4C 、9D 、78、下列各型号中属于优先编码器的是（ C ）A 、74LS85B 、74LS138C 、74LS148D 、74LS48 9、逻辑函数中的逻辑“或”和它对应的逻辑代数运算关系为（ A ）A 、逻辑加B 、逻辑乘C 、逻辑非10、余三码与8421BCD 码相差0011，因此，用下列哪个器件实现将8421BCD 码转换到余三码的设计最简单。

（ A ）A 、4位二进制加法器B 、比较器C 、数据选择器D 、译码器abcd e fg二、填空题（每空1.5分，共30分）1、具有“相异出1，相同出0”功能的逻辑门是 异或 门，它的反是 同或 门。

数字逻辑电路期末考试试卷与答案资料期末考试试题（答案）考试科目：数字逻辑电路 试卷类别：3卷 考试时间：110 分钟学院 系 级 班姓名 学号 毛一、选择题（每小题2分，共20分）1． 八进制（273）8中，它的第三位数2 的位权为。

A ．(128)10B ．(64)10C ．(256)10D ．(8)102. 已知逻辑表达式C B C A AB F ++=，与它功能相等的函数表达式。

A ．AB F = B ． C AB F +=C ．C A AB F +=D ． C B AB F +=3. 数字系统中，采用可以将减法运算转化为加法运算。

A ． 原码B ．码C ． 补码D ． 码4．对于如图所示波形,其反映的逻辑关系是。

装订线 内请勿答题A ．与关系B ． 异或关系C ．同或关系D ．无法判断5． 连续异或1985个1的结果是。

A ．0B ．1C ．不确定D ．逻辑概念错误6. 与逻辑函数D C B A F +++= 功能相等的表达式为。

A ． D CB A F +++= B ．D C B A F +++=C ．D C B A F = D ．D C B A F ++= 7．下列所给三态门中，能实现0时，AB ；1时，F 为高阻态的逻辑功能的是。

FCB A & ∇DCB A F& ∇AB FCB A & ∇FCB A & ∇C8. 如图所示电路，若输入脉冲的频率为100，则输出Q 的频率为。

A ． 500B ．200C ． 100D ．509．下列器件中，属于时序部件的是。

A ． 计数器B ． 译码器C ． 加法器D ．多路选择器10．下图是共阴极七段数码管显示译码器框图，若要显示字符“5”，则译码器输出a ～g 应为。

A ． 0100100B ．1100011C ． 1011011D ．0011011装订线内答题二、填空题（每小题2分，共20分）Array11电路的电源是5，高电平1对应的电压范围是2.4-5。

数字逻辑试题及答案一、单项选择题（每题2分，共10分）1. 以下哪个是数字逻辑中的逻辑运算？A. 加法B. 减法C. 与运算D. 乘法答案：C2. 在数字逻辑中，一个逻辑门的输出是：A. 0B. 1C. 0或1D. 任意数字答案：C3. 以下哪个是组合逻辑电路的特点？A. 有记忆功能B. 无记忆功能C. 可以进行算术运算D. 可以进行逻辑运算答案：B4. 触发器的主要用途是：A. 逻辑运算B. 存储信息C. 放大信号D. 转换信号答案：B5. 一个4位二进制计数器可以计数到：A. 8B. 16C. 32D. 64答案：B二、多项选择题（每题3分，共15分）1. 下列哪些是数字逻辑中常用的逻辑门？A. 与门B. 或门C. 非门D. 异或门E. 与非门答案：ABCDE2. 在数字逻辑中，以下哪些可以作为信号的表示？A. 电压B. 电流C. 电阻D. 电容E. 电感答案：AB3. 以下哪些是数字电路的基本组成元素？A. 逻辑门B. 电阻C. 电容D. 触发器E. 运算放大器答案：ABD4. 在数字逻辑中，以下哪些是常见的电路类型？A. 组合逻辑电路B. 时序逻辑电路C. 模拟电路D. 混合信号电路E. 微处理器答案：ABD5. 以下哪些是数字电路设计时需要考虑的因素？A. 电路的复杂性B. 电路的功耗C. 电路的可靠性D. 电路的成本E. 电路的尺寸答案：ABCDE三、填空题（每题2分，共10分）1. 在数字逻辑中，一个逻辑门的输出状态取决于其_________。

答案：输入状态2. 一个D触发器的输出在时钟信号的_________沿触发。

答案：上升沿3. 一个4位二进制计数器的计数范围是从_________到_________。

答案：0000到11114. 一个逻辑电路的输出是其输入的_________。

答案：逻辑函数5. 在数字逻辑中，使用_________可以表示一个逻辑函数的真值表。

答案：卡诺图四、简答题（每题5分，共15分）1. 描述一个典型的组合逻辑电路的工作原理。

《数字逻辑》期末复习题一、单项选择题1．以下不是逻辑代数重要规则的是( D ) 。

A. 代入规则 B. 反演规则 C. 对偶规则 D. 加法规则2．已知函数E)D (C B A F +⋅+=的反函数应该是( A ) 。

A.[])E (D C B A F +⋅+⋅= B. [])E D (C B A F +⋅+⋅= C. [])E (D C B A F +⋅+⋅= D. [])E D (C B A F +⋅+⋅=3．组合逻辑电路一般由（ A ）组合而成。

A 、门电路 B 、触发器 C 、计数器 D 、寄存器4．求一个逻辑函数F 的对偶式，可将F 中的（ A ）。

A 、“·”换成“+”，“+”换成“·”,常数中的“0”“1”互换B 、原变量换成反变量，反变量换成原变量C 、变量不变D 、常数中的“0”换成“1”，“1”换成“0”5．逻辑函数()()()()=++++=E A D A C A B A F ( A ) 。

A. AB+AC+AD+AEB. A+BCEDC. (A+BC)(A+DE)D. A+B+C+D+E6．下列逻辑电路中，不是组合逻辑电路的有（ D ） A 、译码器 B 、编码器 C 、全加器 D 、寄存器7．逻辑表达式A+BC=（ C ） A 、AB B 、A+C C 、(A+B)(A+C) D 、B+C8．在（ A ）输入情况下，“或非”运算的结果是逻辑“1”。

A.全部输入为“0”B.全部输入为“1”C.任一输入为“0”，其他输入为“1”D.任一输入为“1”9．逻辑函数()6,5,4,2m F 1∑=同 C B B A F 2+=之间关系为( A ) A.21F F = B. 21F F = C. 21F F = D.无关10．时序逻辑电路一定包含（ A ）A 、触发器B 、组合逻辑电路C 、移位寄存器D 、译码器11．时序逻辑电路中必须有（ A ）A 、输入逻辑变量B 、时钟信号C 、计数器D 、编码器12．逻辑函数()()=++++++++=C B A C B A C )B C )(A B (A F ( A ) 。

2003数字逻辑考题一 填空题 （每空1分，共15分） 1 [19]10=[ 11010 ]Gray （假设字长为5bit ）2 若X=+1010，则[X]原=（ 00001010 ），[-X]补=（ 11110110 ），（假设字长为8bit ）3 [26.125]10=[ 1A.2 ]16=[ 00100110.000100100101 ]8421BCD4 65进制的同步计数器至少有( 7 )个计数输出端。

5 用移位寄存器产生11101000序列，至少需要( 3 )个触发器。

6 要使JK 触发器按'*Q Q =工作，则JK 触发器的激励方程应写为(1,1 )；如果用D 触发器实现这一转换关系，则D 触发器的激励方程应写为( Q ’)。

7 在最简状态分配中，若状态数为n ，则所需的最小状态变量数应为（[log 2n] ）。

8 有n 个逻辑变量A ，B ，C ….W ，若这n 个变量中含1的个数为奇数个，则这n 个变量相异或的结果应为（ 1 ）。

9 一个256x4bit 的ROM 最多能实现（ 4 ）个（ 8 ）输入的组合逻辑函数。

10 一个EPROM 有18条地址输入线，其内部存储单元有（ 218）个。

11 所示CMOS 电路如图Fig.1，其实现的逻辑函数为F=（ A NAND B (AB)' ） （正逻辑）。

二 判断题 （每问2分，共10分） 1 （ T ）计数模为2n 的扭环计数器所需的触发器为n 个。

2 （ F ）若逻辑方程AB=AC 成立，则B=C 成立。

3 （ F ）一个逻辑函数的全部最小项之积恒等于1。

4 （ T ）CMOS 与非门的未用输入端应连在高电平上。

5 （ F ）Mealy 型时序电路的输出只与当前的外部输入有关。

Fig.1三 （16分）1 化简下列函数（共6分，每题3分） 1） ()()∑=15,13,11,10,9,8,7,3,2,0,,,m D C B A F 2） ()()()∑∑+=14,5,3,013,12,10,8,6,1,,,d m D C B A FF+E D解：(a) (b)2．分析下图所示的同步时序电路（10分）1）写出触发器的输入激励表达式，输出表达式和状态转换表（或状态转换图）； 2）说明该电路实现什么功能？解：(a)010*'0*''111111101101J J Q X Q QQ J Q J Q J Q Q Q X Z Q Q ==⊕∴==⋅+⋅=⊕=⊕⊕=⋅(b) X=0时，电路为四进制加法计数器；X=1时，电路为四进制减法计数器。

数字逻辑期末考试试卷含答案一、选择题（共10题，每题2分，共20分）在下列选项中选择正确答案，并在答题卡上填写对应答案的字母。

1. 逻辑门是数字电路中最基本的组成单元，它由多个电子器件组合而成，能够实现逻辑运算。

下列不属于逻辑门的是：A. 与门B. 或门C. 非门D. 电容门2. 在数字电路中，最简单的存储单元是：A. 寄存器B. 计数器C. 缓存器D. 锁存器3. 二进制数是由二个字符0和1组成的数，它在计算机中占有重要地位。

下面哪个是5的十进制表示？A. 101B. 0101C. 110D. 00001014. 半加器是指具有两个输入端和两个输出端的二进制加法器。

下列选项中，不属于半加器的是：A. 异或门B. 与门C. 或门D. 非门5. 在数字电路中，集成电路是指将多个电子器件集成到一个芯片上，以实现特定功能。

下列选项中不属于集成电路的是：A. 与门B. 或门C. 霍尔开关D. 计数器6. 在计算机中，ALU指的是运算器，负责进行各种算术和逻辑运算。

下面哪个选项不属于ALU的功能？A. 加法运算B. 乘法运算C. 与门逻辑运算D. 异或门逻辑运算7. 时钟信号是数字电路中常见的同步信号，用于控制电路的工作时间。

下列选项中，不属于时钟信号的是：A. 脉冲信号B. 方波信号C. 高电平信号D. 低电平信号8. 译码器是指将输入的数字代码转换为特定信号输出，用于对输入数字进行解码。

下面哪个选项不属于译码器？A. 74LS138B. 74LS74C. 74LS47D. 74LS869. 在数字电路中，多路选择器是一种常用的逻辑电路，具有多个输入和一个输出。

下列选项中不属于多路选择器的是：A. 2:1选择器B. 4:1选择器C. 8:1选择器D. 16:1选择器10. D触发器是一种常用的时序元件，能够存储一个比特的数据。

下列选项中，不属于D触发器的是：A. RS触发器B. JK触发器C. T触发器D. D触发器与门二、填空题（共5题，每题4分，共20分）根据题目所给条件，在答题卡上填写正确的答案。

《数字逻辑》期末考试A卷参考答案一、判断题：下面描述正确的打‘√’，错误的打‘×’（每小题1分，共10分）1、为了表示104个信息，需7位二进制编码[√]2、BCD码能表示0至15之间的任意整数[×]3、余3码是有权码[×]4、2421码是无权码[×]5、二值数字逻辑中变量只能取值0和1，且表示数的大小[×]6、计算机主机与鼠标是并行通信[×]7、计算机主机与键盘是串行通信[√]8、占空比等于脉冲宽度除于周期[√]9、上升时间和下降时间越长，器件速度越慢[√]10、卡诺图可用来化简任意个变量的逻辑表达式[×]二、写出图中电路的逻辑函数表达式。

（每小题5分，共10分）AB+1、F=A⊕B2、F=CD三、选择题：（多选题，多选或少选不得分，每小题2分，共20分）四、填空题（每空1分，共20分）1、一个触发器可表示__1__位二进制码，三个触发器串接起来，可表示__3__ 位二进制数。

2、欲表示十进制的十个数码，需要__4__个触发器。

3、寄存器中，与触发器相配合的控制电路通常由_门电路_（选择提示：门电路、触发器、晶体二极管）构成。

4、一个五位的二进制加法计数器，由00000状态开始,问经过75个输入脉冲后，此计数器的状态为__01011_。

5、四位移位寄存器可以寄存四位数码，若将这些数码全部从串行输出端输出，需经过__3__个时钟周期。

6、_RS_触发器存在输入约束条件，_主从JK_触发器会出现一次翻转现象。

7、负跳沿触发翻转的主从JK触发器的输入信号应该在CP为_低电平_时加入，在CP为_高电平_时输入信号要求稳定不变。

8、正跳沿触发翻转的D触发器的输入信号在CP _上升沿_前一瞬间加入。

9、由与非门组成的基本RS触发器当输入R=0,S=0时，同向输出端Q＝__1__，反向输出端Q＝__1__，当_R、S同时由0变1_时，输出不定状态。

《数字逻辑》题库及答案一、单项选择题1 .八进制数(573.4)的十六进制数是 _______ 。

8A. (17C .4)B. (16B .4)C. (17B .8)D. (17b .5)161616162 .用0,1两个符号对100个信息进行编码，则至少需要 。

A. 8位B. 7位C. 9位D. 6位3 .逻辑函数 F = AB + AB + BDEG + BA. F = BB. F = BC. F = 0 D, F = 1 4 .逻辑函数F (ABC ) = A ®C 的最小项标准式为。

A. F =Z (0,1,3,4,5)B, F = AC + AC5 .已知逻辑函数F =Z (0,1,3,4,5)，则F 的最简反函数为A. F = AB + BCB, F = B + AC C. F = B + ACD, F = AB + BiC6 .在下列名组变量取值中，使函数F (ABCD ) = Z(0,1,3,4,6,12)的值为1的是A.1 1 0 1B.1 0 0 1C.0 1 0 1D. 1 1 0 07 .逻辑函数F = ABD + ACD + ABD + CD 的最简或非式是A. A + C + A + D B, A + C + A + D C. AC + ADD, A + C + A + D8.函数J F = Z (022,8,10,11,13,15)的最简与非式为 _________(ABD + BCD = 0(约束条件)A . AB - AD - BD B . BD - ADC . AD - BD、请根据真值表写出其最小项表达式1.C. F = m + m + m +mD. F = Z (0,1,6,7)2.三、用与非门实现L = A㊉ B = AB + AB四、用或非门实现L = A㊉ B = AB + AB五、逻辑电路如图所示，请分析出该电路的最简与或表达式，并画出其真值表。

数字逻辑期末测验考试题一、选择题（每小题1分，共30分）1. 在二进制加法中，下列哪个标志位表示进位？A. 符号位B. 零标志位C. 进位标志位D. 溢出标志位2. 下列哪个逻辑门可以用作记忆单元元件的输入？A. 与门B. 或门C. 非门D. 异或门3. 对于一个4位的全加器电路，需要使用多少个半加器和多少个全加器？A. 4个半加器，4个全加器B. 3个半加器，3个全加器C. 1个半加器，3个全加器D. 2个半加器，2个全加器4. 下列哪个逻辑门输出与输入相反的逻辑电平？A. 与门B. 或门C. 异或门D. 非门5. 在二进制计数系统中，下列哪个表示最大的数？A. 0B. 1C. 10D. 11二、填空题（每小题2分，共20分）1. 地址线的数量决定了一个内存芯片能够访问的最大地址数量，如果有n条地址线，则能够访问的最大地址数量是_________。

2. 下列哪个元件常用于将模拟信号转换为数字信号？。

3. 在二进制加法中，对于两个加数的每一位而言，全加器的输入端包括两个____________和一个__________。

4. 一个带有n个输入的数据选择器，需要使用_____________个2^n:1的数据选择器来实现。

5. 在数字电路中，__________是一个同步触发器，具有两个稳定状态。

三、简答题（每小题5分，共30分）1. 简述同步触发器和异步触发器的区别及各自的应用场景。

2. 画出4位全加器电路的逻辑方程并简述其工作原理。

3. 解释决定数字系统存储容量的两个参数：字长和字数。

4. 简述半加器和全加器之间的区别，并画出它们的逻辑电路图。

5. 介绍常见的数字逻辑门及其逻辑功能。

四、计算题（每小题10分，共20分）1. 使用带有两组4位选择输入A和B的数据选择器，选择输入为“11”的情况下，输出选择IN0.如果输入选择为“11”时所有输入为高电平，则输出IN0为高电平；否则为低电平。

请画出相应的真值表和逻辑电路图。