100进制计数器报告

实验一通用阵列逻辑GAL实现基本门电路的设计一、实验目的1.了解GAL22V10的结构及其应用；2.掌握GAL器件的设计原则和一般格式；3.学会使用VHDL语言进行可编程逻辑器件的逻辑设计；4.掌握通用阵列逻辑GAL的编程、下载、验证功能的全部过程。

二、实验原理1. 通用阵列逻辑GAL22V10通用阵列逻辑GAL是由可编程的与阵列、固定（不可编程）的或阵列和输出逻辑宏单元（OLMC）三部分构成。

GAL芯片必须借助GAL的开发软件和硬件，对其编程写入后，才能使GAL芯片具有预期的逻辑功能。

GAL22V10有10个I/O口、12个输入口、10个寄存器单元，最高频率为超过100MHz。

ispGAL22V10器件就是把流行的GAL22V10与ISP技术结合起来，在功能和结构上与GAL22V10完全相同，并沿用了GAL22V10器件的标准28脚PLCC封装。

ispGAl22V10的传输时延低于7.5ns，系统速度高达100MHz以上，因而非常适用于高速图形处理和高速总线管理。

由于它每个输出单元平均能够容纳12个乘积项，最多的单元可达16个乘积项，因而更为适用大型状态机、状态控制及数据处理、通讯工程、测量仪器等领域。

ispGAL22V10的功能框图及引脚图分别见图1-1和1-2所示。

另外，采用ispGAL22V10来实现诸如地址译码器之类的基本逻辑功能是非常容易的。

为实现在系统编程，每片ispGAL22V10需要有四个在系统编程引脚，它们是串行数据输入(SDI)，方式选择(MODE)、串行输出(SDO)和串行时钟(SCLK)。

这四个ISP控制信号巧妙地利用28脚PLCC封装GAL22V10的四个空脚，从而使得两种器件的引脚相互兼容。

在系统编程电源为+5V，无需外接编程高压。

每片ispGAL22V10可以保证一万次在系统编程。

ispGAL22V10的内部结构图如图1-3所示。

2.编译、下载源文件用VHDL语言编写的源程序，是不能直接对芯片编程下载的，必须经过计算机软件对其进行编译，综合等最终形成PLD器件的熔断丝文件(通常叫做JEDEC文件，简称为JED文件)。

数字式100进制加减计数电路的工作原理及制作工作原理1、振荡与分频：晶振X1与集成电路ICl（4060）内部的非门电路共同产生32768Hz的方波信号，经IC1进行214分频后由IC1的13脚输出频率为2Hz的方波信号，再经IC2（集成触发器74LS73）分频一次，输出1Hz的方波信号作为计数器的计数脉冲，送入到个位计数器IC4进行计数。

振荡电路中的R1为反馈电阻；其数值较大（10MΩ）有利于提高振荡频率的稳定性。

电容C1、C2与晶体构成一个谐振型网络，实现对振荡频率的控制，同时提供180度相移，从而和IC1内部的非门构成一个正反馈网络满足振荡条件，使振荡电路正常电工作。

2、计数：计数电路由二块74LS190（IC4、IC5）构成个位和十位的计数。

IC4的13脚为进位输出端/借位输出端）与IC5的14脚（计数脉冲输入端）相连，完成个位向十位进位或借位的功能。

3、译码与显示：该部分电路由两块74LS48（IC6、IC7）和两个数码管组成，IC6对个位计数电路输出的8421BCD码进行译码驱动，数码管显示，IC7对十位计数电路输出8421BCD码进行译码驱动，数码管显示。

4、控制电路：主要由三个按钮SB1、SB2、SB3和一块双JK触发器74LS73构成。

①加法计数控制：接通电源的瞬间，由于电容C4两端的电压不能突变而为0，故IC3A、IC3B的CLR=O，故两触发器清零，即1Q=2Q=O，1Q=2Q=1，2Q=0送到IC2的CLR端，使其清零，此时IC2无计数脉冲输出到计数器74LS190，又因IC3B的Q（的反）=1，该信号送到74LS190的使能控制端（CTEN），则计数器工作在保持状态，故开机后，数码显示不变。

再按一次SB2，IC4、IC5的LOAD变为低水平，使IC4、IC5处于并行输入状态，同时因A=D=U/D=0，B=C=0，故IC4、IC5的QA=QB=QC=QD=0，故显示为00（置0），再按一次SB3（启动）使IC3B获得一个下降脉冲，则IC3B输出从O翻转为1，使IC2输出计数脉冲，送至IC4，同时因IC3B的Q（的反）转为0，则IC4、IC5的CTEN=0，此时虽然C4充电后变为高电平，但IC3A无下降脉冲触、发，故其Q保持为0，则U/D=0，。

数电计数报警器课设报告摘要：利用数字电子技术基础知识设计一个计数报警器，该计数报警器的设计采用的元件主要有译码器74LS247、十进制计数器74LS192、555组成的单稳态触发器。

该计数报警器计数最大值是99，当计数溢出时放出声光报警，报警时间为10秒,计数脉冲由按钮和555组成的单稳态触发器产生。

关键词:555定时器; 计数器; 触发器; 译码器；数码管1、课题设计背景1.1 了解数字电路系统的定义及组成数字电路系统一般包括输入电路、控制电路、输出电路、时钟电路和电源等.输入电路主要作用是将被控信号转换成数字信号，其形式包括各种输入接口电路。

比如数字频率计中，通过输入电路对微弱信号进行放大、整形，得到数字电路可以处理的数字信号。

模拟信号则需要通过模数转换电路转换成数字信号再进行处理。

在设计输入电路时,必须首先了解输入信号的性质，接口的条件，以设计合适的输入接口电路。

1.2 掌握时钟电路的作用及基本构成时钟电路是数字电路系统中的灵魂,它属于一种控制电路，整个系统都在它的控制下按一定的规律工作。

时钟电路包括主时钟振荡电路及经分频后形成各种时钟脉冲的电路。

比如多路可编程控制器中的555 多谐振荡电路，数字频率计中的基准时间形成电路等都属于时钟电路.设计时钟电路，应根据系统的要求首先确定主时钟的频率，并注意与其他控制信号结合产生系统所需的各种时钟脉冲。

2、设计任务目的和要求2.1 设计任务：设计一个到计数达99时报警的计数报警器2。

2 设计要求:A、设计一个计数报警器;B、计数最大值为99；C、计数达到最大时发出声光报警信号，报警时间长度为10秒，报警信号用红色LED表示；D、计数脉冲用按钮产生。

3、设计方案选取经过任务分析可得，本设计用到两片74LS192组成100进制计数，用两片74LS47来驱动两个七段共阳极数码管，需要一个电平开关作为手动脉冲控制，计数的次数由数码管显示.需要一片555定时器若干电阻、电容,构成多谐振荡器，然后用555定时器组成多谐振荡器电路产生10秒脉冲驱动扬声器和LED,以此来产生报警信号。

100进制计数器
首先要制作100进制计数器，需要用到2个74LS190N计数器，两个计数器的范围都是从0~99，然而74LS190N自身就是十进制可逆计数器，所以只需要将两个74LS190N芯片级联就可以达到100进制计数器的目的了。

PL是低电平有效地，预置数允许端，PL=0，时，预置数输入端P0~P3上的数据被置入计数器。

MR是有效地复位端，MR=1时，计数器被复位，所有输出端都为低电平。

CPU是加数计时，CPD是减数计时，当CPU=CPD时，计数器处于保持状态，不计数。

TCU是进位输出端，当加数计时达到最大计数值时，即达到9时,TCU在后半个周期（CPU=0）内变成低电平，其他情况均为高电平。

TCU借位为输出端，当减数计时器计时到零时，TCU在时钟的后半个周期(CPD=0)内变成低电平，其他情况均是高电平。

为实现100进制的计数可把第一芯片的TCU,TCD分别接后一级的CPU,CPD就可以级联使用，这就达到了0~99的技术过程了。

电路仿真图：。

设计报告课题：脉冲占空比测量设计者：***指导老师：白老师组号：第六组2014年7月20号摘要：一般我们都采用测量周期的方法测量占空比。

本设计是采用硬件的方法测量脉冲矩形波的占空比。

对被测信号进行100倍频处理，再测量信号高电平期间的脉冲个数，除于100，即为占空比，这样可较准确地测出高电平在整个周期的比例。

用计数器对高电平的脉冲进行计数。

当原信号的下降沿到来时将锁存对高电平的计数值，并送入译码显示。

用定时器控制锁存器的刷新速度，这样就可方便准确地测出该波形的占空比。

关键词: 锁相环芯片HCF4046 脉冲占空比555构成的单稳态电路100进制计数器目录1 系统设计 (3)1.1 设计要求 (3)1.2 方案论证 (3)1.2.1方案一：由锁相环、计数器构成的脉冲占空比测量 (3)1.2.2方案二：由单片机构成的脉冲占空比测量仪 (3)1.3 系统设计框图 (3)2.单元模块设计 (5)2.1 倍频单元电路 (5)2.1.1电路原理图 (5)2.1.2工作原理 (6)2.1.3参数选择 (6)2.2 计数器电路 (7)2.2.1电路原理图 (7)2.2.2工作原理 (7)2.3 单稳态电路 (8)2.3.1电路原理图 (8)2.3.2工作原理 (8)2.3.3参数选择 (9)2.4 显示电路 (9)2.4.1电路原理图 (9)2.4.2工作原理 (10)2.4.3参数选择 (10)3.系统测试 (11)4.结论 (12)5.参考文献 (12)6.附录 (13)1 系统设计1.1 设计要求（1）量程：0—99%，显示器最大显示数为 99（即99%），误差绝对值均小于1%；（2）分频率：1%；（3）被测信号频率范围：2Hz—5KHz；电源电压：+5V；（4）触发-定时电路的暂态时间由电阻R和电容C决定，其选值应保证数码管显示的读数不出现闪烁现象。

1.2 方案论证1.2.1方案一：由锁相环、计数器构成的脉冲占空比测量本方案是采用锁相环电路与100进制加法计数电路，将输入信号100倍频，通过计数器测量待测信号在高电平态的倍频的脉冲个数，该脉冲个数刚好是待测脉冲的占空比，利用锁存器与单稳态电路控制输出译码显示。

注意! 在 MAX+PLUSⅡ 的有些版本中，保存文件目
录的路径字符串中不能包含中文字符。
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（4）检查错误并编译
为了确保输入的逻辑正确，可以保存文件并检查 错误。步骤如下：
a. 选择 FileProjectSave & compile 选项 ，这 将保存上面编辑的文件，并检查输入程序中的错
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b. 选择 FileNew 菜单，或单击 ，
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c. 选中 Text Editor file （文本设计文件）单选按 钮。
•d.图单形击编辑ok输按入钮。弹出 •Te符xt号E编dit辑or输窗入口。 • 文本编辑输入 • 波形编辑输入
（2）输入verilog HDL程序
文件名称和文本文 件一致，扩展名为 “.scf” ，单击OK 保存激励信号编辑 结果。
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（2）电路仿真
电路仿真属于设计校验，包括功能仿真（前仿真） 和时序仿真（后仿真）。本设计采用功能仿真。
a. 选择MAX+plusⅡSimulator选项，弹出仿真器窗口 。
b. 单击 Start 开始仿真 。
选择初始电平为“0”，时钟周期为“20 ns”，倍数为“1” （时钟周期倍数只能为整数倍），单击 OK 确认。
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e. 为输入端口添加信号
选中b输入端 然后点击窗口左侧的时钟信号源图标 出现如图所示的对话框
选择初始电平为“0”，时钟周期为“20 ns”，倍数为“2” （时钟周期倍数只能为整数倍），单击 OK 确认。
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以计数序列覆盖所选的单个组的全部或部分波形
e. 为输入端口添加信号

数字逻辑3)按计数增减分:加法计数器,减法计数器,加/减法计数器.7.3.1 异步计数器⼀,异步⼆进制计数器1,异步⼆进制加法计数器分析图7.3.1 由JK触发器组成的4位异步⼆进制加法计数器.分析⽅法:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后⼀级触发器的时钟脉冲是前⼀级触发器的输出Q),再由波形图到状态表,进⽽分析出其逻辑功能.2,异步⼆进制减法计数器减法运算规则:0000-1时,可视为(1)0000-1=1111;1111-1=1110,其余类推.注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采⽤同步清零⽅式.(2)CT74LS161的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并⾏置数.③==1且CPT=CPP=1时,按照4位⾃然⼆进制码进⾏同步⼆进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.4,反馈置数法获得N进制计数器⽅法如下:·写出状态SN-1的⼆进制代码.·求归零逻辑,即求置数控制端的逻辑表达式.·画连线图.(集成计数器中,清零,置数均采⽤同步⽅式的有74LS163;均采⽤异步⽅式的有74LS193,74LS197,74LS192;清零采⽤异步⽅式,置数采⽤同步⽅式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等)试⽤CT74LS161构成模⼩于16的N进制计数器5,同步⼆进制加/减计数器⼆,同步⼗进制加法计数器8421BCD码同步⼗进制加法计数器电路分析三,集成同计数器1,集成⼗进制同步加法计数器CT74LS160(1)CT74LS160的引脚排列和逻辑功能⽰意图图7.3.3 CT74LS160的引脚排列图和逻辑功能⽰意图(2)CT74LS160的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并⾏置数.③==1且CPT=CPP=1时,按照BCD码进⾏同步⼗进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.2.集成⼗进制同步加/减计数器CT74LS190其逻辑功能⽰意图如教材图7.3.15所⽰.功能如教材表7.3.10所⽰.集成计数器⼩结:集成⼗进制同步加法计数器74160,74162的引脚排列图,逻辑功能⽰意图与74161,74163相同,不同的是,74160和74162是⼗进制同步加法计数器,⽽74161和74163是4位⼆进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采⽤的是异步清零⽅式,⽽74162采⽤的是同步清零⽅式.74190是单时钟集成⼗进制同步可逆计数器,其引脚排列图和逻辑功能⽰意图与74191相同.74192是双时钟集成⼗进制同步可逆计数器,其引脚排列图和逻辑功能⽰意图与74193相同.7.3.3 利⽤计数器的级联获得⼤容量N进制计数器计数器的级联是将多个计数器串接起来,以获得计数容量更⼤的N进制计数器.1,异步计数器⼀般没有专门的进位信号输出端,通常可以⽤本级的⾼位输出信号驱动下⼀级计数器计数,即采⽤串⾏进位⽅式来扩展容量.举例:74LS290(1)100进制计数器(2)64进制计数器2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下⼀级计数器计数.同步计数器级联的⽅式有两种,⼀种级间采⽤串⾏进位⽅式,即异步⽅式,这种⽅式是将低位计数器的进位输出直接作为⾼位计数器的时钟脉冲,异步⽅式的速度较慢.另⼀种级间采⽤并⾏进位⽅式,即同步⽅式,这种⽅式⼀般是把各计数器的CP端连在⼀起接统⼀的时钟脉冲,⽽低位计数器的进位输出送⾼位计数器的计数控制端.举例:74161(1)60进制(2)12位⼆进制计数器(慢速计数⽅式)12位⼆进制计数器(快速计数⽅式)7.4 寄存器和移位寄存器寄存器是由具有存储功能的触发器组合起来构成的.⼀个触发器可以存储1位⼆进制代码,存放n位⼆进制代码的寄存器,需⽤n个触发器来构成.按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两⼤类.基本寄存器只能并⾏送⼊数据,需要时也只能并⾏输出.移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移,数据既可以并⾏输⼊,并⾏输出,也可以串⾏输⼊,串⾏输出,还可以并⾏输⼊,串⾏输出,串⾏输⼊,并⾏输出,⼗分灵活,⽤途也很⼴.7.4.1 基本寄存器概念:在数字电路中,⽤来存放⼆进制数据或代码的电路称为寄存器.1,单拍⼯作⽅式基本寄存器⽆论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并⾏数据输⼊端的数据D0～D3,就⽴即被送⼊进寄存器中,即有:2.双拍⼯作⽅式基本寄存器(1)清零.CR=0,异步清零.即有:(2)送数.CR=1时,CP上升沿送数.即有:(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.7.4.2 移位寄存器1.单向移位寄存器四位右移寄存器:时钟⽅程:驱动⽅程:状态⽅程:右移位寄存器的状态表:输⼊现态次态Di CP1 ↑1 ↑1 ↑1 ↑0 0 0 01 0 0 01 1 0 01 1 1 01 0 0 01 1 0 01 1 1 01 1 1 1连续输⼊4个1单向移位寄存器具有以下主要特点:单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移.n位单向移位寄存器可以寄存n位⼆进制代码.n个CP脉冲即可完成串⾏输⼊⼯作,此后可从Q0～Qn-1端获得并⾏的n位⼆进制数码,再⽤n个CP脉冲⼜可实现串⾏输出操作.若串⾏输⼊端状态为0,则n个CP脉冲后,寄存器便被清零.2.双向移位寄存器M=0时右移M=1时左移3.集成双向移位寄存器74LS194CT74LS194的引脚排列图和逻辑功能⽰意图:CT74LS194的功能表:⼯作状态0 × × ×1 0 0 ×1 1 0 ↑1 1 1 ×异步清零保持右移左移并⾏输⼊7.4.3 移位寄存器的应⽤⼀,环形计数器1,环形计数器是将单向移位寄存器的串⾏输⼊端和串⾏输出端相连, 构成⼀个闭合的环.结构特点:,即将FFn-1的输出Qn-1接到FF0的输⼊端D0.⼯作原理:根据起始状态设置的不同,在输⼊计数脉冲CP的作⽤下,环形计数器的有效状态可以循环移位⼀个1,也可以循环移位⼀个0.即当连续输⼊CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全⼀致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n2,能⾃启动的4位环形计数器状态图:由74LS194构成的能⾃启动的4位环形计数器时序图⼆,扭环形计数器1,扭环形计数器是将单向移位寄存器的串⾏输⼊端和串⾏反相输出端相连,构成⼀个闭合的环.实现扭环形计数器时,不必设置初态.扭环形计数器的进制数N与移位寄存器内的触发器个数n满⾜N=2n的关系结构特点为:,即将FFn-1的输出接到FF0的输⼊端D0.状态图:2,能⾃启动的4位扭环形计数器7.4.4 顺序脉冲发⽣器在数字电路中,能按⼀定时间,⼀定顺序轮流输出脉冲波形的电路称为顺序脉冲发⽣器.顺序脉冲发⽣器也称脉冲分配器或节拍脉冲发⽣器,⼀般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输⼊端送⼊,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按⼀定时间,⼀定顺序轮流为1,或者轮流为0.前⾯介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发⽣器.⼀,计数器型顺序脉冲发⽣器计数器型顺序脉冲发⽣器⼀般⽤按⾃然态序计数的⼆进制计数器和译码器构成.举例:⽤集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发⽣器.⼆,移位型顺序脉冲发⽣器◎移位型顺序脉冲发⽣器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发⽣器.◎时序图:◎由CT74LS194构成的顺序脉冲发⽣器见教材P233的图7.4.6和图7.4.77.5 同步时序电路的设计(略)7.6 数字系统⼀般故障的检查和排除(略)本章⼩结计数器是⼀种应⽤⼗分⼴泛的时序电路,除⽤于计数,分频外,还⼴泛⽤于数字测量,运算和控制,从⼩型数字仪表,到⼤型数字电⼦计算机,⼏乎⽆所不在,是任何现代数字系统中不可缺少的组成部分.计数器可利⽤触发器和门电路构成.但在实际⼯作中,主要是利⽤集成计数器来构成.在⽤集成计数器构成N进制计数器时,需要利⽤清零端或置数控制端,让电路跳过某些状态来获得N进制计数器.寄存器是⽤来存放⼆进制数据或代码的电路,是⼀种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取⽤.寄存器分为基本寄存器和移位寄存器两⼤类.基本寄存器的数据只能并⾏输⼊,并⾏输出.移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移,数据可以并⾏输⼊,并⾏输出,串⾏输⼊,串⾏输出,并⾏输⼊,串⾏输出,串⾏输⼊,并⾏输出.寄存器的应⽤很⼴,特别是移位寄存器,不仅可将串⾏数码转换成并⾏数码,或将并⾏数码转换成串⾏数码,还可以很⽅便地构成移位寄存器型计数器和顺序脉冲发⽣器等电路.在数控装置和数字计算机中,往往需要机器按照⼈们事先规定的顺序进⾏运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,⽽且要求这些控制信号在时间上有⼀定的先后顺序.通常采取的⽅法是,⽤⼀个顺序脉冲发⽣器来产⽣时间上有先后顺序的脉冲,以控制系统各部分协调地⼯作.顺序脉冲发⽣器分计数型和移位型两类.计数型顺序脉冲发⽣器状态利⽤率⾼,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产⽣竞争冒险,需要采取措施消除.移位型顺序脉冲发⽣器没有竞争冒险问题,但状态利⽤率低.由JK触发器组成的4位异步⼆进制减法计数器的⼯作情况分析略.⼆,异步⼗进制加法计数器由JK触发器组成的异步⼗进制加法计数器的由来:在4位异步⼆进制加法计数器的基础上经过适当修改获得.有效状态:0000——1001⼗个状态;⽆效状态:1010～1111六个状态.三,集成异步计数器CT74LS290为了达到多功能的⽬的,中规模异步计数器往往采⽤组合式的结构,即由两个独⽴的计数来构成整个的计数器芯⽚.如:74LS90(290):由模2和模5的计数器组成;74LS92 :由模2和模6的计数器组成;74LS93 :由模2和模8的计数器组成.1.CT74LS290的情况如下.(1)电路结构框图和逻辑功能⽰意图(2)逻辑功能如下表7.3.1所⽰.注:5421码⼗进制计数时,从⾼位到低位的输出为.2,利⽤反馈归零法获得N(任意正整数)进制计数器⽅法如下:(1)写出状态SN的⼆进制代码.(2)求归零逻辑(写出反馈归零函数),即求异步清零端(或置数控制端)信号的逻辑表达式.(3)画连线图.举例:试⽤CT74LS290构成模⼩于⼗的N进制计数器.CT74LS290则具有异步清零和异步置9功能.讲解教材P215的[例7.3.1].注:CT74LS90的功能与CT74LS290基本相同.7.3.2 同步计数器⼀,同步⼆进制计数器1.同步⼆进制加法计数器2,同步⼆进制减法计数器3,集成同步⼆进制计数器CT74LS161(1)CT74LS161的引脚排列和逻辑功能⽰意图注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采⽤同步清零⽅式.(2)CT74LS161的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并⾏置数.③==1且CPT=CPP=1时,按照4位⾃然⼆进制码进⾏同步⼆进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.4,反馈置数法获得N进制计数器⽅法如下:·写出状态SN-1的⼆进制代码.·求归零逻辑,即求置数控制端的逻辑表达式.·画连线图.(集成计数器中,清零,置数均采⽤同步⽅式的有74LS163;均采⽤异步⽅式的有74LS193,74LS197,74LS192;清零采⽤异步⽅式,置数采⽤同步⽅式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等)试⽤CT74LS161构成模⼩于16的N进制计数器5,同步⼆进制加/减计数器⼆,同步⼗进制加法计数器8421BCD码同步⼗进制加法计数器电路分析三,集成同计数器1,集成⼗进制同步加法计数器CT74LS160(1)CT74LS160的引脚排列和逻辑功能⽰意图图7.3.3 CT74LS160的引脚排列图和逻辑功能⽰意图(2)CT74LS160的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并⾏置数.③==1且CPT=CPP=1时,按照BCD码进⾏同步⼗进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.2.集成⼗进制同步加/减计数器CT74LS190其逻辑功能⽰意图如教材图7.3.15所⽰.功能如教材表7.3.10所⽰.集成计数器⼩结:集成⼗进制同步加法计数器74160,74162的引脚排列图,逻辑功能⽰意图与74161,74163相同,不同的是,74160和74162是⼗进制同步加法计数器,⽽74161和74163是4位⼆进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采⽤的是异步清零⽅式,⽽74162采⽤的是同步清零⽅式.74190是单时钟集成⼗进制同步可逆计数器,其引脚排列图和逻辑功能⽰意图与74191相同.74192是双时钟集成⼗进制同步可逆计数器,其引脚排列图和逻辑功能⽰意图与74193相同.7.3.3 利⽤计数器的级联获得⼤容量N进制计数器计数器的级联是将多个计数器串接起来,以获得计数容量更⼤的N进制计数器.1,异步计数器⼀般没有专门的进位信号输出端,通常可以⽤本级的⾼位输出信号驱动下⼀级计数器计数,即采⽤串⾏进位⽅式来扩展容量.举例:74LS290(1)100进制计数器(2)64进制计数器2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下⼀级计数器计数.同步计数器级联的⽅式有两种,⼀种级间采⽤串⾏进位⽅式,即异步⽅式,这种⽅式是将低位计数器的进位输出直接作为⾼位计数器的时钟脉冲,异步⽅式的速度较慢.另⼀种级间采⽤并⾏进位⽅式,即同步⽅式,这种⽅式⼀般是把各计数器的CP端连在⼀起接统⼀的时钟脉冲,⽽低位计数器的进位输出送⾼位计数器的计数控制端.举例:74161(1)60进制(2)12位⼆进制计数器(慢速计数⽅式)12位⼆进制计数器(快速计数⽅式)7.4 寄存器和移位寄存器寄存器是由具有存储功能的触发器组合起来构成的.⼀个触发器可以存储1位⼆进制代码,存放n位⼆进制代码的寄存器,需⽤n个触发器来构成.按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两⼤类.基本寄存器只能并⾏送⼊数据,需要时也只能并⾏输出.移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移,数据既可以并⾏输⼊,并⾏输出,也可以串⾏输⼊,串⾏输出,还可以并⾏输⼊,串⾏输出,串⾏输⼊,并⾏输出,⼗分灵活,⽤途也很⼴.7.4.1 基本寄存器概念:在数字电路中,⽤来存放⼆进制数据或代码的电路称为寄存器.1,单拍⼯作⽅式基本寄存器⽆论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并⾏数据输⼊端的数据D0～D3,就⽴即被送⼊进寄存器中,即有:2.双拍⼯作⽅式基本寄存器(1)清零.CR=0,异步清零.即有:(2)送数.CR=1时,CP上升沿送数.即有:(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.7.4.2 移位寄存器1.单向移位寄存器四位右移寄存器:时钟⽅程:驱动⽅程:状态⽅程:右移位寄存器的状态表:输⼊现态说明Di CP1 ↑1 ↑1 ↑1 ↑0 0 0 01 0 0 01 1 0 01 1 1 01 0 0 01 1 0 01 1 1 01 1 1 1连续输⼊4个1单向移位寄存器具有以下主要特点:单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移.n位单向移位寄存器可以寄存n位⼆进制代码.n个CP脉冲即可完成串⾏输⼊⼯作,此后可从Q0～Qn-1端获得并⾏的n位⼆进制数码,再⽤n个CP脉冲⼜可实现串⾏输出操作.若串⾏输⼊端状态为0,则n个CP脉冲后,寄存器便被清零.2.双向移位寄存器M=0时右移M=1时左移3.集成双向移位寄存器74LS194CT74LS194的引脚排列图和逻辑功能⽰意图:CT74LS194的功能表:⼯作状态0 × × ×1 0 1 ↑1 1 0 ↑1 1 1 ×异步清零保持右移左移并⾏输⼊7.4.3 移位寄存器的应⽤⼀,环形计数器1,环形计数器是将单向移位寄存器的串⾏输⼊端和串⾏输出端相连, 构成⼀个闭合的环.结构特点:,即将FFn-1的输出Qn-1接到FF0的输⼊端D0.⼯作原理:根据起始状态设置的不同,在输⼊计数脉冲CP的作⽤下,环形计数器的有效状态可以循环移位⼀个1,也可以循环移位⼀个0.即当连续输⼊CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全⼀致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n2,能⾃启动的4位环形计数器状态图:由74LS194构成的能⾃启动的4位环形计数器时序图⼆,扭环形计数器1,扭环形计数器是将单向移位寄存器的串⾏输⼊端和串⾏反相输出端相连,构成⼀个闭合的环.实现扭环形计数器时,不必设置初态.扭环形计数器的进制数N与移位寄存器内的触发器个数n满⾜N=2n的关系结构特点为:,即将FFn-1的输出接到FF0的输⼊端D0.状态图:2,能⾃启动的4位扭环形计数器7.4.4 顺序脉冲发⽣器在数字电路中,能按⼀定时间,⼀定顺序轮流输出脉冲波形的电路称为顺序脉冲发⽣器.顺序脉冲发⽣器也称脉冲分配器或节拍脉冲发⽣器,⼀般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输⼊端送⼊,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按⼀定时间,⼀定顺序轮流为1,或者轮流为0.前⾯介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发⽣器.⼀,计数器型顺序脉冲发⽣器计数器型顺序脉冲发⽣器⼀般⽤按⾃然态序计数的⼆进制计数器和译码器构成.举例:⽤集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发⽣器.⼆,移位型顺序脉冲发⽣器◎移位型顺序脉冲发⽣器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发⽣器.◎时序图:◎由CT74LS194构成的顺序脉冲发⽣器见教材P233的图7.4.6和图7.4.77.5 同步时序电路的设计(略)7.6 数字系统⼀般故障的检查和排除(略)本章⼩结计数器是⼀种应⽤⼗分⼴泛的时序电路,除⽤于计数,分频外,还⼴泛⽤于数字测量,运算和控制,从⼩型数字仪表,到⼤型数字电⼦计算机,⼏乎⽆所不在,是任何现代数字系统中不可缺少的组成部分.计数器可利⽤触发器和门电路构成.但在实际⼯作中,主要是利⽤集成计数器来构成.在⽤集成计数器构成N进制计数器时,需要利⽤清零端或置数控制端,让电路跳过某些状态来获得N进制计数器.寄存器是⽤来存放⼆进制数据或代码的电路,是⼀种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取⽤.寄存器分为基本寄存器和移位寄存器两⼤类.基本寄存器的数据只能并⾏输⼊,并⾏输出.移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移,数据可以并⾏输⼊,并⾏输出,串⾏输⼊,串⾏输出,并⾏输⼊,串⾏输出,串⾏输⼊,并⾏输出.寄存器的应⽤很⼴,特别是移位寄存器,不仅可将串⾏数码转换成并⾏数码,或将并⾏数码转换成串⾏数码,还可以很⽅便地构成移位寄存器型计数器和顺序脉冲发⽣器等电路.在数控装置和数字计算机中,往往需要机器按照⼈们事先规定的顺序进⾏运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,⽽且要求这些控制信号在时间上有⼀定的先后顺序.通常采取的⽅法是,⽤⼀个顺序脉冲发⽣器来产⽣时间上有先后顺序的脉冲,以控制系统各部分协调地⼯作.顺序脉冲发⽣器分计数型和移位型两类.计数型顺序脉冲发⽣器状态利⽤率⾼,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产⽣竞争冒险,需要采取措施消除.移位型顺序脉冲发⽣器没有竞争冒险问题,但状态利⽤率低.。

东北大学秦皇岛分校计算机与通信工程学院电子线路课程设计压力测量数显电路专业名称班级学号学生姓名指导教师设计时间课程设计任务书专业学号学生姓名（签名）：设计题目：压力测量数显电路一、设计实验条件Multisim实验室二、设计任务及要求1.熟悉译码器、555定时器、计数器和七位数码管的功能，并熟练应用；2.掌握555定时器产生脉冲的原理和方法；3.选择合适的器件来构成脉冲信号发生器；4.学会利用计数器构成不同进制的计数器；5.设计压力测量数显电路。

三、设计报告的内容1.设计题目与设计任务（设计任务书）2.前言（绪论）(设计的目的、意义等)3.设计主体（各部分设计内容、分析、结论等）4.结束语（设计的收获、体会等）5.参考资料四、设计时间与安排1、设计时间：2周2、设计时间安排：熟悉实验设备、收集资料：2 天设计图纸、实验、计算、程序编写调试： 5天编写课程设计报告：2 天答辩：1 天1、绪论随着计算机科学与技术迅猛地发展，用数字电路进行信号处理的优势也更加的突出。

数字电路具有精度高、稳定性好、抗干扰能力强、程序软件控制等一系列优点。

为了充分发挥数字电路在信号处理上的强大功能，我们可以先将拟信号按比例转换成数字信号，然后送到数字电路进行处理，最后将处理结果根据需要转换成相应的模拟信号输出。

自20世纪七十年代开始，这种用数字电路处理模拟信号的所谓“数字化”浪潮已经席卷了电子技术几乎左右的领域。

现在，学校给我提供了这次机会，我将利用所学的数电知识，仿真一个压力测试数电电路，以求更好掌握数电知识。

此次课程设计的目的是学会利用555定时器产生脉冲信号，熟练应用计数器、译码器和数码器构成压力测试数显电路。

通过此次的课程设计掌握数字信号的基本元件和知识，以实践的方式加深知识的掌握程度，扩展我们的思维。

2、系统设计（一）设计结构1、由555脉冲信号发生器产生脉冲信号；2、100进制计数器有两个74LS160计数器串联构成；3、显示器是由两个译码器和两个数码管构成。

Verilog HDL实验报告基于Verilog HDL的数字秒表班级：信科14-04班姓名：温华强学号：08143080教师：王冠军基于Verilog HDL的数字秒表一、秒表功能1. 计时范围：00:00:00—59:59:992. 显示工作方式：八位数码管显示3．具有暂停和清零的功能二、实验设计原理1、秒表的逻辑结构较简单，它主要由十进制计数器、六进制计计数器、分频器、数据选择器和显示译码器组成，在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以及清零复位。

2、秒表有共有8个输出显示，其中6个显示输出数据，分别为百分之一秒，十分之一秒，秒，十秒，分，十分，所以共有6个计数器与之相对应，另外两个为间隔符，显示‘-’。

8个计数器的输出全都为BCD码输出，这样便与同显示译码器连接。

3、可定义一个24位二进制的寄存器hour用于存放8个计数器的输出，寄存器从高位到低位每连续4位为一组，分别存放百分之一秒，十分之一秒，间隔符，秒，十秒，间隔符，分，十分，由频率信号输出端输出频率为100HZ的时钟信号输入到百分之一秒模块的时钟端ckl，百分之一秒模块为100进制的计数器，当计数器到“1001”时，百分之一秒模块清零，同时十分之一秒模块加1，十分之一秒模块也为100进制的计数器，当计数到“1001”时，十分之一模块清零，同时秒模块加1；以此类推，一直到分模块计数器到59进59。

秒表计数单位与对应的输出信号4、为了消除按键消抖问题，定义寄存器key-inner来存储按键key的输入信号，key-flag作为启动/暂停的转换标志，key-inner[0]出现一个下降沿时，key-flag取反一次，当key-flag为0时计数器启动，1时计数器暂停，当key-flag 为1同时key-inner[1]为9时，计数器清零。

5、定义18位寄存器count用于存放分频和扫描用的计数值。

选预置数D3D2D1D0=0000；
写出D5-1的二进制数码：D4=0100；
再根据D4数码写出置数信号表达式： Q2 ； LD
最后根据置数信号表达式画出连线图。
例 用 74LS160的置数法构成七进制加法计数器
741LS60的有效状态是10个状态，在此选后七个状态为循环 计数状态即0011～1001。所以选预置数为：D3D2D1D0=1001 ； 74LS160是同步置数的，选
1） 异步清零：当 RD 0 时，不管其他输入端的状态如何， 不论有无时钟脉冲CP，计数器输出将被直接置零（Q3Q2QlQ0＝ 0000），称为异步清零。 2） 同步并行预置数：当 RD 1, LD 0 时，在输入时钟脉 冲CP上升沿的作用下，并行输入端的数据d3d2d1d0被置入计数 器的输出端，即Q3Q2QlQ0＝d3d2d1d0。由于这个操作要与CP上 升沿同步，所以称为同步预置数。 3）计数功能：当 RD LD EP ET 1 时，在CP端输入 计数脉冲，计数器进行二进制加法计数。 4）保持功能：当 R D LD 1 ，且 EP ET 0 ，即两个 使能端中有0时，则计数器保持原来的状态不变。这时，如 EP＝0、ET＝1，则进位输出信号CO保持不变；如ET＝0则不 管EP状态如何，进位输出信号CO为低电平0。
集成计数器产品多数是二进制和十进制计数器，如果需要其 他进制的计数器，可用现有的二进制或十进制计数器，利用 其清零端或预置数端，外加适当的门电路连接构成任意进制 计数器。如果手边有M进制的集成计数器，要构成N进制的计 数器，当M>N时用一片M进制的计数器就可以实现；当M<N时 则需要多片M进制的计数器下面分别介绍实现的方法。
LD CO ；
最后根据置数信号表达式画出连线图。

EDA实验报告（四选⼀、四位⽐较器、加法器、计数器、巴克码发⽣器）实验1 4选1数据选择器的设计⼀、实验⽬的1.学习EDA软件的基本操作。

2.学习使⽤原理图进⾏设计输⼊。

3.初步掌握器件设计输⼊、编译、仿真和编程的过程。

4.学习实验开发系统的使⽤⽅法。

⼆、实验仪器与器材1.EDA开发软件⼀套2. 微机⼀台3. 实验开发系统⼀台4. 打印机⼀台三、实验说明本实验通过使⽤基本门电路完成4选1数据选择器的设汁，初步掌握EDA设计⽅法中的设汁输⼊、编译、综合、仿真和编程的过程。

实验结果可通过实验开发系统验证，在实验开发系统上选择⾼、低电平开关作为输⼊，选择发光⼆极管显⽰输出电平值。

本实验使⽤Quartus II软件作为设计⼯具，要求熟悉Quartus II软件的使⽤环境和基本操作，如设计输⼊、编译和适配的过程等。

实验中的设计⽂件要求⽤原理图⽅法输⼊，实验时，注意原理图编辑器的使⽤⽅法。

例如，元件、连线、⽹络爼的放巻⽅法和放⼤、缩⼩、存盘、退岀等命令的使⽤。

学会管脚锁定以及编程下载的⽅法等。

四、实验要求1.完成4选1数据选择器的原理图输⼊并进⾏编译；2.对设计的电路进⾏仿真验证：3.编程下载并在实验开发系统上验证设计结果。

五、实验结果管脚分配:N;如kne DteOwn LccatMi Pwecgj G【c^p I/ODo-l 2 GC6P I ifo Xfl-c t nk A Igt PHJ V21Bl NO AS-VLUTrifd2?B Irpjt PIW.VI DJ_W ^>VLVTTl(d 3? co1r(xt P1M IPS5a^Lumid 庐Cl Irpul P1W.KC654a>vivin(d 5* C213P1KLP2S M」JO a>vLum(d 6* C3Inpjt叽⼼：■? ^3-VLVTn(d I* GK incut PJWJtfH7B7JJ1 a>VLUTn(d8o v O J U X A7B7 M J S3-VLVTn(d9<wvx4fr?实验2 四位⽐较器⼀、实验⽬的1. 设计四位⼆进制码⽐较器，并在实验开发系统上验证。

实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。

2．熟悉掌握常用中规模集成电路计数器及其应用方法。

二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。

计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。

计数器种类繁多。

根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。

在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。

根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。

根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。

1.异步二进制加法计数器异步二进制加法计数器是比较简单的。

图是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图和（c）分别为其状态图和波形图。

对于所得状态图和波形图可以这样理解：触发器FF O（最低位）在每个计数沿（CP）的下降沿（1 → 0）翻转，触发器FF1的CP端接FF0的Q0端，因而当FF O（Q O）由1→ 0时，FF1翻转。

类似地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。

4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。

从波形图可看到，Q0 的周期是CP周期的二倍；Q1 是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。

所以Q0 、Q1、Q2、Q3分别实现了二、四、八、十六分频，这就是计数器的分频作用。

cin: in std_logic;
sum: out std_logic_vector(n downto 1);
cout: out std_logic
);
end siwei;
architecture Behavioral of siwei is
component quanjia
port (a,b,cin:in std_logic;
when"110"=>Y<="01000000";
when"111"=>Y<=;
whenothers=>null;
endcase;
elseY<=;
endif;
endprocess;
endBehavioral;
仿真结果：
2. 60进制计数器
实验程序：
library IEEE;
use Uncomment the following lines to use the declarations that are
仿真结果：
实验二、四位全加器和8位移位寄存器设计实验
1、实验目的
1)学习了解加法器工作原理。
2)学习用VHDL语言设计全加器的设计方法。
3)学习使用元件例化的方法设计多位加法器。
4）了解移位寄存器的工作原理
5）学习移位寄存器设计方法
2、实验内容
1）用VHDL语言设计全加器。
2）用元件例化方法设计一个四位二进制加法器。
验一:译码器及计数器设计实验
1、实验目的
1）复习二进制译码器的功能。
2）学习VHDL语言源程序输入方法。
3)学习VHDL语言源程序检查和修改。

电子技术课程设计报告实验题目：数字时钟姓名:学号:学院:专业:年级:指导教师：目录一、实验要求 .............................................................二、设计步骤 .............................................................1、1 K Hz信号发生器....................................2、分频器…………………………………….…….…………3、计数器.........................................................4、校时电路……………………………………………….…5、闹钟………….………………………………………………三、功能测试及总结................................................四、收获和体会………………………………………五、参考文献…………………………………………一、 实验要求基础要求：设计一个24小时制的数字时钟，要求计时、显示精度到秒；有校时功能；采用中小规模集成电路设计。

发挥： 增加闹钟功能二、 设计步骤基本功能电路框图1、 1 K Hz 信号发生器采用由集成电路定时器555与RC组成的多谐振荡器。

如图3-4-1所示。

设振荡频率f=1KHz，R为可调电阻，微调R1可以调出1KHz输出。

2、分频器由于1 K Hz信号发生器产生的频率很高，要得到秒脉冲，需要分频电路。

本实验由集成电路定时器555与RC组成的多谐振荡器，产生1KHz的脉冲信号。

故采用3片中规模集成电路计数器74LS160来实现，得到需要的秒脉冲信号3、计数器秒脉冲信号经过6级计数器，分别得到“秒”个位、十位、“分”个位、十位以及“时”个位、十位的计时。

“秒”“分”计数器为六十进制，小时为十二进制。

数字式秒表实验报告摘要本次设计任务是设计一个数字式秒表经查阅资料后我把实验分为1.脉冲产生部分。

2.电路控制部分。

3.计数部分4.译码部分。

5显示部分。

脉冲产生部分我选择555多谐振荡器，产生100Hz的脉冲。

经参考资料，电路控制部分：启动和暂停控制开关使用由RS触发器组成的无抖动开关。

使用74ls160计数器计数，7447译码器驱动共阳极七段显示器。

实验要求1.秒表最大计时值为99分59.99秒；2. 6位数码管显示，分辨率为0.01秒；3 .具有清零，启动计时，暂停及继续计数等控制功能；4.控制操作间不超过二个。

实验分析数字式秒表，所以必须有一个数字显示。

按设计要求，须用七段数码管来做显示器。

题目要求最大记数值为99，59，99，那则需要六个数码管。

要求计数分辨率为0.01秒，并且需要相应频率的信号发生器。

选择信号发生器时，有两种方案：一种是用晶体震荡器，另一种方案是采用集成电路555定时器与电阻和电容组成的多谐振荡器。

经过查询资料，555多谐振荡器性能稳定，故采用555多谐振荡器。

数字式秒表是一个频率（100HZ）进行计数的计数电路。

由于数字式秒表计数的需要，故需要在电路上加一个控制电路，该控制电路清零、启动计时、暂停及继续计数等控制功能，同时100HZ的时间信号必须做到准确稳定。

数字电子钟的总体图如图所示。

由图可见，数字电子钟由以下几部分组成：555振荡器秒脉冲发生器，防抖开关；秒表控制开关；一百进制秒、分计数器、六十进制秒计数器；以及秒、分的译码显示部分等七段显示器译码器译码器译码器1005551． 555构成的多谐振荡器555构成的多谐振荡器电路图555多谐振荡器工作波形多谐振荡器工作波形周期计算2.多谐振荡器仿真图根据设计要求，需要产生一个频率为100HZ的信号，由于f=1/T,带入可以算出R1=R1=4.7KΩ,在仿真软件上仿真的时候可以设置电阻为4.7KΩ，加上一个50Ω的电位器来调节脉冲信号的精确度。

深圳大学实验报告课程名称：数字电子技术实验项目名称：计数器学院：光电工程学院专业：光源与照明指导教师：**报告人：黄学号：2016 班级：实验时间：2018年12月19日实验报告提交时间：教务处制三、实验原理：计数器器件是应用较广的器件之一，它有很多型号，各自完成不同的功能，可根据不同的需要选用。

本实验选用74LS162做实验器件。

74LS162引脚图见图1。

74LS162是十进制BCD同步计数器。

Clock是时钟输入端，上升沿触发计数触发器翻转。

允许端P和T都为高电平时允许计数，允许端T为低时禁止Carry产生。

同步预置端Load加低电平时，在下一个时钟的上升沿将计数器置为预置数据端的值。

清除端Clear为同步清除，低电平有效，在下一个时钟的上升沿将计数器复位为0。

74LS162的进位位Carry在计数值等于9时，进位位Carry为高，脉宽是1个时钟周期，可用于级联。

四、实验内容与步骤：（一）实验内容：1、用1片74LS162和1片74LS00采用复位法构一个模7计数器。

用单脉冲做计数时钟，观测计数状态，并记录。

用连续脉冲做计数时钟，观测并记录Q D，Q C，Q B，Q A的波形。

2、用1片74LS162和1片74LS00采用置位法构一个模7计数器。

用单脉冲做计数时钟，观测并记录Q D，Q C，Q B，Q A的波形。

3、用2片74LS162和1片74LS00构成一个模60计数器。

2片74LS162的Q D，Q C，Q B，Q A分别接两个译码显示的D，B，C，A端。

用单脉冲做计数时钟，观测数码管数字的变化，检验设计和接线是否正确。

（二）实验接线及测试结果：1、复位法构成的模7计数器接线图及测试结果（1）复位法构成的模7计数器接线图图9.1 复位法7进制计数器接线图1 图9.2 复位法7进制计数器接线图2 图中，AK1是按单脉冲按钮，LED0，LED1，LED2和LED3是逻辑状态指示灯，100kHz 是连续脉冲源。

计算机与信息技术学院综合性（设计性）实验报告一、实验目的1．掌握原理图的绘制与仿真2．熟悉74LS161的工作原理3．设计一个模100进制计数器二、实验仪器或设备装有PROTEUS软件的微机一台三、总体设计（设计原理、设计方案及流程等）1．设计原理（1）同步二进制计数器74161的原理所以要用74161设计一个模一百的计数器应用两个74161，并且每一个都将D0、D1、D2、D3分别置为0、1、1、0（2）七段数码管的原理七段数码管显示器由七段可发光的线段拼合而成，每一个线段都是发光二极管。

其外形图如右图所示数码管可以用TTL或CMOS集成电路直接驱动。

为此，就需要使用显示译图1七段数码管外形码器将BCD代码译成数码管所需要的驱动信号，以便使数码管用十进制数字显示出BCD代码所示的值。

规定1表示数码管中线段的点亮状态，用0表示熄灭状态。

（3）7477工作原理7477即74HC77是4位双稳态锁存器，其功能是将数转化为段选码2．设计方案如下图2所示，该部分的功能是将脉冲信号转化为数字信号如下图3所示，该部分的功能是将数字信号的16进制转化为10进制如下图4所示，该部分电路图的功能是将图3部分所输出的数字信号转化为数码管显示从0—9的各个数字的BCD 代码的值，即将数字转化为段选码图43．设计流程（1）根据实验要求画出原理图（2）对布局进行调整四、实验步骤（包括主要步骤、代码分析等）1．打开Proteus 软件，新建一个ISIS 类文件2．在该软件下新建一个项目，命名为“模100进制计数器.DSN ”3．在元器件库中找取该实验所需要的元器件4．合理的摆放元器件5．根据所绘制的原理图将各元器件用线连接起来6．对原理图进行适当的调整，使之美观图2 图37．进行调试，对不合理的模100进制计数器的原理图如下：五、结果分析与总结通过本次实验，我掌握了基本的原理图的设计步骤，并了解了仿真的基本原理和仿真设计方法，同时也掌握了74161、7477和七段数码管显示的工作原理，但是在设计过程中也遇到了一些问题，最后在同学的帮助下才得以解决。