Maxim新推LVDS SerDes芯片组

SerDes芯片什么是SerDes芯片？SerDes（Serializer/Deserializer）芯片是一种用于将串行数据流转换为并行数据流（Serializer）或将并行数据流转换为串行数据流（Deserializer）的集成电路芯片。

它通常用于高速通信和数据传输系统中，如计算机网络、数据中心以及通讯设备等。

SerDes芯片的主要功能是将传输的数据进行编码、解码和时钟恢复，以提供可靠的数据传输。

SerDes芯片的工作原理SerDes芯片包含两个主要部分：Serializer和Deserializer。

•Serializer: Serializer将并行数据输入转换为高速串行数据输出。

它接收来自数据源的并行数据，对其进行编码和打包，然后将数据以串行方式发送出去。

Serializer通常使用各种编码技术（如8B/10B编码或64B/66B编码）来提高数据传输的可靠性和效率。

•Deserializer: Deserializer将高速串行数据输入转换为并行数据输出。

它接收并解析串行数据流，并对其进行解码和解包，然后将数据以并行方式输出。

Deserializer还负责时钟恢复和数据时序重建，以确保数据的准确性。

SerDes芯片工作原理SerDes芯片工作原理SerDes芯片的应用SerDes芯片广泛应用于各种高速数据传输场景和领域，下面是一些常见的应用：1.数据中心：在大规模数据中心中，SerDes芯片用于处理服务器之间的高速数据通信，如服务器间的互连、网络交换和存储等。

2.通讯设备：SerDes芯片在传统的通讯设备中发挥着重要的作用，如路由器、交换机、调制解调器等。

3.汽车电子：在汽车领域，SerDes芯片被用于汽车网络和传感器系统中，如汽车内部通信总线和高速数据连接。

4.无线通信：SerDes芯片在5G通信、光纤通信等领域中扮演着关键的角色，提供可靠的数据传输和高速数据解析能力。

SerDes芯片的优势SerDes技术的出现带来了一系列的优势，使得其成为高速数据传输的首选方案之一：1.传输速率高：SerDes芯片能够实现非常高的数据传输速率，远远超过传统的并行传输方式。

maxim芯片Maxim芯片（Maxim Integrated Products, Inc.）是一家总部位于美国加利福尼亚州圣何塞的集成电路设计和制造公司，成立于1983年。

作为一家全球领先的模拟和混合信号集成电路供应商，Maxim致力于为广泛的市场提供高性能和高可靠性的解决方案。

Maxim芯片的应用领域广泛，包括消费电子、工业自动化、汽车电子、通信设备等。

公司的产品线涵盖了模拟信号处理、功率管理、数据转换、接口、无线通信等多个领域。

Maxim芯片的特点之一是高性能。

Maxim在模拟和混合信号技术方面具有深厚的积累和研发实力，能够提供极高的精度、稳定性和可靠性。

无论是对于传感器信号的处理，还是对于高速数据转换和处理，Maxim芯片都能够提供卓越的性能。

另一个重要的特点是高集成度。

Maxim的芯片在设计上追求高度集成，通过整合多个模块和功能，将系统级性能提升到了一个新的水平。

这不仅减少了组件的数量和占用面积，还提高了整个系统的可靠性和稳定性。

此外，Maxim芯片还具有低功耗和节能的特点。

在电源管理领域，Maxim为客户提供了多种节能型芯片，能够提高设备的电池寿命和能源利用效率。

同时，Maxim芯片的低功耗设计也符合当今智能手机、可穿戴设备等移动设备的需求。

在汽车电子领域，Maxim的芯片也是备受认可的。

Maxim的汽车级芯片经过严格的质量测试和认证，能够满足汽车电子系统对高可靠性和长寿命的要求。

无论是在车载娱乐系统、智能驾驶辅助系统还是车内通信系统中，Maxim芯片都能够为汽车制造商和驾驶员提供优质的解决方案。

总的来说，Maxim芯片凭借其高性能、高集成度、低功耗和节能的特点，在各个领域都具有广泛的应用前景。

作为一家拥有多年经验和技术积累的知名芯片厂商，Maxim在未来将继续致力于提供更加先进和创新的解决方案，推动科技进步和社会发展。

基于LVDS的SerDes芯片简化汽车应用中的视频互联Naresh Bellipady Shetty
【期刊名称】《世界电子元器件》
【年(卷),期】2007(000)012
【摘要】近年来，随着CMOS成像传感器和Flash存储器等产品价格的日益下降，对于成像和视频技术感兴趣的消费者数量在不断增加。

在不久的将来，视频将在汽车环境中的安全性应用方面创造价值，目的在于使我们行驶的路面和驾驶的汽车都更加安全。

【总页数】2页(P45-46)
【作者】Naresh Bellipady Shetty
【作者单位】Intersil公司模拟与混合信号产品部
【正文语种】中文
【中图分类】TN386.1
【相关文献】
1.基于高速并行LVDS总线在视频处理系统中的应用研究 [J], 窦维治
2.基于深度学习的图片识别技术在互联网音视频监管系统中应用的探讨 [J],
3.探究基于“互联网+”可移动式双向视频技术在高职实训中的应用 [J], 陶莉
4.基于微视频和互联网的翻转课堂在仪器分析教学中的应用探索 [J], 纪永升;吕瑞红;胡春月;麻秋娟;张娟;潘聪洁
5.基于"互联网+"的视频即时交互文字在课堂教学中的应用 [J], 卜渊博
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MS90C385SN75LVDS83十通道LVDS发送芯片DS90C365说明：4通道LVDS发送芯片主要用于驱动6bit液晶面板。

使用四通道LVDS发送芯片可以构成单路6bit LVDS接自电路和奇／偶双路6bit LVDS接口电路。

五通道LVDS发送芯片DS90C385十通道LVDS发送芯片DS90C3871．LVDS输出接口概述液晶显示器驱动板输出的数字信号中，除了包括RGB数据信号外，还包括行同步、场同步、像素时钟等信号，其中像素时钟信号的最高频率可超过28MHz。

采用TTL接口，数据传输速率不高，传输距离较短，且抗电磁干扰（EMI）能力也比较差，会对RGB数据造成一定的影响；另外，TTL多路数据信号采用排线的方式来传送，整个排线数量达几十路，不但连接不便，而且不适合超薄化的趋势。

采用LVDS输出接口传输数据，可以使这些问题迎刃而解，实现数据的高速率、低噪声、远距离、高准确度的传输。

那么，什么是LVDS输出接口呢？LVDS，即Low Voltage Differential Signaling，是一种低压差分信号技术接口。

它是美国NS公司（美国国家半导体公司）为克服以TTL电平方式传输宽带高码率数据时功耗大、EMI电磁干扰大等缺点而研制的一种数字视频信号传输方式。

LVDS输出接口利用非常低的电压摆幅（约350mV）在两条PCB走线或一对平衡电缆上通过差分进行数据的传输，即低压差分信号传输。

采用LVDS输出接口，可以使得信号在差分PCB线或平衡电缆上以几百Mbit／s的速率传输，由于采用低压和低电流驱动方式，因此，实现了低噪声和低功耗。

目前，LVDS输出接口在17in及以上液晶显示器中得到了广泛的应用。

2．LVDS接口电路的组成在液晶显示器中，LVDS接口电路包括两部分，即驱动板侧的LVDS输出接口电路（LVDS 发送器）和液晶面板侧的LVDS输入接口电路（LVDS接收器）。

LVDS发送器将驱动板主控芯片输出的17L电平并行RGB数据信号和控制信号转换成低电压串行LVDS信号，然后通过驱动板与液晶面板之间的柔性电缆（排线）将信号传送到液晶面板侧的LVDS接收器，LVDS接收器再将串行信号转换为TTL电平的并行信号，送往液晶屏时序控制与行列驱动电路。

NS推出全新低电压差分信号传输(LVDS )2x2交叉开关美国国家半导体公司（National Semiconductor Corporation）宣布推出一系列全新的达到汽车应用等级的低电压差分信号传输（LVDS ）2x2交叉开关交叉开关，具备高达3.125Gbps的数据率。

该系列PowerWise 交叉开关的每通道功耗仅为105mW，符合美国国家半导体PowerWise标准，搭配美国国家半导体的LVDS驱动器和接收器，可以极大地节省功耗及降低散热量。

特别适用于车载娱乐信息系统、仪表板显示器、GPS定位导航系统、以及后部/车道辅助泊车摄影预警系统。

美国国家半导体LVDS系列芯片经认证符合汽车电子设备委员会（AEC）制定的AEC-Q100标准。

作为稳定可靠的差分信号传输技术，LVDS非常适合用于车载电子系统，不仅具有功耗低，带宽高，电磁辐射少等特点，而且宽广的共模电压范围和差分信号使它具有不易受噪声干扰的特点，同时具有电磁辐射少（EMI）及抗噪音能力，因为许多汽车的重要装置，如引燃系统、传动管理、娱乐信息系统及安全装置都已改用电子系统控制。

新推出的LVDS系列芯片共有8款，包括3款2x2交叉开关、一组单/双通道差分驱动器差分驱动器和接收器，以及一对双通道的驱动器及接收器。

所有芯片都符合AEC-Q100第3级标准的规定，并保证可在高达摄氏85度的温度下正常工作：PowerWise DS25CP102Q 2x2 LVDS交叉开关抖动性能（6ps 典型值，3.125Gbps传输率传输率）。

此外，这款交叉点开关电路还提供发送端预加重及接收端均衡两种功能可供选择，以延长信号通过电缆或FR-4 底板的传送距离。

该芯片采用16引脚的 LLP 封装。

PowerWise DS25CP152Q 2x2 LVDS 交叉开关无信号调整功能调整功能，但仍具有业界领先的抖动性能，且数据传输率高达3.125Gbps.该芯片采用16引脚的LLP封装。

LVDS SERDES Intel® FPGA IP Release NotesOnline VersionSend FeedbackRN-1188683575 2023.12.04Contents ContentsLVDS SERDES Intel® FPGA IP Release Notes (3)LVDS SERDES Intel FPGA IP (intel_lvds) v23.1.0 (3)LVDS SERDES Intel FPGA IP (intel_lvds) v23.0.0 (4)LVDS SERDES Intel FPGA IP v20.0.1 (4)LVDS SERDES Intel FPGA IP v20.0.0 (4)LVDS SERDES Intel FPGA IP v19.5.0 (4)LVDS SERDES Intel FPGA IP v19.4.0 (4)LVDS SERDES Intel FPGA IP v19.3.0 (5)LVDS SERDES Intel FPGA IP v18.1 (5)LVDS SERDES Intel FPGA IP v18.0 (5)Intel FPGA LVDS SERDES IP Core v17.1 (6)Altera LVDS SERDES IP Core v17.0 (6)Altera LVDS SERDES IP Core v14.1 (6)Altera LVDS SERDES IP Core v14.0 Arria 10 Edition (6)Intel Agilex 7 F-Series and I-Series General-Purpose I/O User Guide Archives (7)Intel Stratix 10 High-Speed LVDS I/O User Guide Archives (7)LVDS SERDES Intel FPGA IP User Guide Archives (7)LVDS SERDES Intel®FPGA IP Release Notes Send Feedback2LVDS SERDES Intel® FPGA IP Release NotesIf a release note is not available for a specific IP version, the IP has no changes in thatversion. For information on IP update releases up to v18.1, refer to the Intel®Quartus® Prime Design Suite Update Release Notes.Intel FPGA IP versions match the Intel Quartus Prime Design Suite software versionsuntil v19.1. Starting in Intel Quartus Prime Design Suite software version 19.2, IntelFPGA IP has a new versioning scheme.The Intel FPGA IP version (X.Y.Z) number can change with each Intel Quartus Primesoftware version. A change in:•X indicates a major revision of the IP. If you update the Intel Quartus Primesoftware, you must regenerate the IP.•Y indicates the IP includes new features. Regenerate your IP to include these new features.•Z indicates the IP includes minor changes. Regenerate your IP to include these changes.Related Information•Introduction to Intel FPGA IP Cores•Intel Agilex® 7 LVDS SERDES User Guide: F-Series and I-Series•Intel Agilex® 7 LVDS SERDES User Guide: M-Series•Intel Stratix® 10 High-Speed LVDS I/O User Guide•LVDS SERDES Intel FPGA IP User Guide: Intel Arria® 10 and Intel Cyclone® 10 GX Devices•Intel Quartus Prime Design Suite Version 18.1 Update Release NotesLVDS SERDES Intel FPGA IP (intel_lvds) v23.1.0Table 1.v23.1.0 2023.12.04Intel Quartus Prime Version Description Impact23.4Added the Transmitter Settings tab to support tx_outclockwith these parameters:•Enable tx_outclock port•Desired tx_outclock phase shift (degrees)•Actual tx_outclock phase shift (degrees)•Tx_outclock division factor Upgrade and recompilation of the IP are required only if you want to use tx_outclock.Timing optimizations to make meeting setup and hold requirements easier.Upgrade and recompilation are not required.683575 | 2023.12.04Send FeedbackIntel Corporation. All rights reserved. Intel, the Intel logo, and other Intel marks are trademarks of IntelCorporation or its subsidiaries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services.*Other names and brands may be claimed as the property of others.ISO 9001:2015 RegisteredLVDS SERDES Intel FPGA IP (intel_lvds ) v23.0.0Table 2.v23.0.0 2023.10.02Intel Quartus Prime VersionDescriptionImpact23.3Added automatic bytes and pins selection in the pin settings tab.Related parameter changes:•TX_CH_*_BYTE changed to TX_CH_*_BYTE_USR •TX_CH_*_PIN changed to TX_CH_*_PIN_USR •RX_CH_*_BYTE changed to RX_CH_*_BYTE_USR •RX_CH_*_PIN changed to RX_CH_*_PIN_USRRecompilation of the IP is required.LVDS SERDES Intel FPGA IP v20.0.1Table 3.v20.0.1 2023.04.10Intel Quartus Prime VersionDescriptionImpact23.2Initial release of intel_lvds IP to support Intel Agilex ® 7 M-Series FPGAs and SoCs.—LVDS SERDES Intel FPGA IP v20.0.0Table 4.v20.0.0 2021.03.29Intel Quartus Prime VersionDescriptionImpact21.1•Optimized settings at the boundary between the FPGA fabric and I/O for LVDS SERDES IP use cases for Intel Agilex 7devices.Recompilation of the IP isrequired only for Intel Agilex 7devices.LVDS SERDES Intel FPGA IP v19.5.0Table 5.v19.5.0 2020.09.28Intel Quartus Prime VersionDescriptionImpact20.3Improved the power usage of the IP in Intel Agilex 7 devices.—Related InformationIntel Agilex General-Purpose I/O and LVDS SERDES User GuideLVDS SERDES Intel FPGA IP v19.4.0Table 6.v19.4.0 2020.04.13Intel Quartus Prime VersionDescriptionImpact20.1Add additional delay to the pll_locked signal assertion toensure the IP is properly locked to the PLL before IP initialization in Intel Agilex 7 devices.—LVDS SERDES Intel ® FPGA IP Release Notes683575 | 2023.12.04LVDS SERDES Intel ® FPGA IP Release Notes Send Feedback4Related InformationIntel Agilex General-Purpose I/O and LVDS SERDES User GuideLVDS SERDES Intel FPGA IP v19.3.0Table 7.v19.3.0 2019.12.16Intel Quartus Prime VersionDescriptionImpact19.4Added support for Intel Agilex 7 devices.—Related InformationIntel Agilex General-Purpose I/O and LVDS SERDES User GuideLVDS SERDES Intel FPGA IP v18.1Table 8.v18.1 September 2018Related Information •Introduction to Intel FPGA IP Cores•Intel Stratix 10 High-Speed LVDS I/O User Guide •LVDS SERDES Intel FPGA IP User GuideLVDS SERDES Intel FPGA IP v18.0Table 9.v18.0 May 2018DescriptionImpactRenamed the IP core from "Intel FPGA LVDS SERDES" to "LVDS SERDES Intel FPGA IP".-Related Information •Introduction to Intel FPGA IP Cores•Intel Stratix 10 High-Speed LVDS I/O User Guide •LVDS SERDES Intel FPGA IP User GuideLVDS SERDES Intel ® FPGA IP Release Notes 683575 | 2023.12.04Send FeedbackLVDS SERDES Intel ® FPGA IP Release Notes5Intel FPGA LVDS SERDES IP Core v17.1Table 10.v17.1 November 2017DescriptionImpactAdded support for Intel Stratix 10 devices:•Duplex feature to allow transmitter and receiver channels in the same I/O bank•Clock phase alignment (CPA) block for improved timing closure between the peripheryand the core —Renamed Altera LVDS SERDES IP core to Intel FPGA LVDS SERDES IP core as per Intel rebranding.—Related Information •Introduction to Intel FPGA IP Cores•Intel Stratix 10 High-Speed LVDS I/O User Guide •Intel FPGA LVDS SERDES IP Core User GuideAltera LVDS SERDES IP Core v17.0Table 11.v17.0 May 2017DescriptionImpactAdded support for Intel Cyclone ® 10 GX devices.-Related Information •Introduction to Intel FPGA IP Cores •Altera LVDS SERDES IP Core User GuideAltera LVDS SERDES IP Core v14.1Table 12.v14.1 December 2014DescriptionImpactAdded internal PLL additional clock export parameter-Related InformationAltera LVDS SERDES IP Core User GuideAltera LVDS SERDES IP Core v14.0 Arria 10 EditionTable 13.v14.0 Arria 10 Edition August 2014DescriptionImpactAdded feature that creates .sdc file for generated designs (previously only for example designs)-Added support for external PLL mode-Added option to clock TX core registers using reference clock-LVDS SERDES Intel ® FPGA IP Release Notes683575 | 2023.12.04LVDS SERDES Intel ® FPGA IP Release Notes Send Feedback6Related InformationAltera LVDS SERDES Megafunction User GuideIntel Agilex 7 F-Series and I-Series General-Purpose I/O User Guide ArchivesFor the latest and previous versions of this user guide, refer to Intel Agilex 7 General-Purpose I/O User Guide: F-Series and I-Series . If an IP or software version is not listed, the user guide for the previous IP or software version applies.IP versions are the same as the Intel Quartus Prime Design Suite software versions up to v19.1. From Intel Quartus Prime Design Suite software version 19.2 or later , IP cores have a new IP versioning scheme.If an IP version is not listed, the user guide for the previous IP version applies.Intel Quartus PrimeVersionUser Guide21.2Intel Agilex General Purpose I/O and LVDS SERDES User Guide 21.1Intel Agilex General Purpose I/O and LVDS SERDES User Guide 20.3Intel Agilex General Purpose I/O and LVDS SERDES User Guide 20.2Intel Agilex General Purpose I/O and LVDS SERDES User Guide 20.1Intel Agilex General Purpose I/O and LVDS SERDES User Guide 19.4Intel Agilex General Purpose I/O and LVDS SERDES User Guide 19.3Intel Agilex General Purpose I/O and LVDS SERDES User GuideIntel Stratix 10 High-Speed LVDS I/O User Guide ArchivesFor the latest and previous versions of this user guide, refer to Intel Stratix 10 High-Speed LVDS I/O User Guide . If an IP or software version is not listed, the user guide for the previous IP or software version applies.IP versions are the same as the Intel Quartus Prime Design Suite software versions up to v19.1. From Intel Quartus Prime Design Suite software version 19.2 or later , IP cores have a new IP versioning scheme.LVDS SERDES Intel FPGA IP User Guide ArchivesFor the latest and previous versions of this user guide, refer to LVDS SERDES Intel FPGA IP User Guide: Intel Arria ® 10 and Intel Cyclone 10 GX Devices . If an IP or software version is not listed, the user guide for the previous IP or software version applies.IP versions are the same as the Intel Quartus Prime Design Suite software versions up to v19.1. From Intel Quartus Prime Design Suite software version 19.2 or later , IP cores have a new IP versioning scheme.LVDS SERDES Intel ® FPGA IP Release Notes 683575 | 2023.12.04Send FeedbackLVDS SERDES Intel ® FPGA IP Release Notes7。

Maxim SerDes晶片组提高STP与电缆传输设计弹性导语：目前汽车设计普遍采用STP 电缆将资料传送至汽车资讯娱乐系统显示器。

然而，越来越多的OEM厂商开始尝试转向同轴电缆方案来降低50%以上的成本和重量。

Maxim Integrated Products, Inc.推出最新3.12Gbps十亿位元多媒体串列链路(GMSL) SerDes 晶片组，可大幅提高遮罩双绞线(STP)和同轴电缆传输设计灵活性;设计人员利用传统的STP 或重量更轻、成本更低的同轴电缆即可支援高解析度汽车资讯娱乐系统。

目前汽车设计普遍采用STP 电缆将资料传送至汽车资讯娱乐系统显示器。

然而，越来越多的OEM厂商开始尝试转向同轴电缆方案来降低50%以上的成本和重量。

采用Maxim的SerDes 晶片组时，OEM厂商在其设计中仍可继续使用STP 电缆，且在未来的模组设计中无需更换元件即可无缝转换至同轴电缆方案。

该晶片组提供15公尺的同轴电缆或STP 电缆驱动能力，为可靠灵活的设计提供充分裕量。

每款串列器和解串列器内建的扩频功能，可有效改善链路中的EMI 性能，无需外接扩频时脉。

每款串列器均能够与该系列中的任何一款解串列器配合使用，支援链路终端使用不同介面。

除提供中央及后座显示器高解析度驱动外，该系列晶片组也适用于百万画素摄影机系统。

主要优势降低电缆成本和重量：每款SerDes晶片组均可使用同轴电缆，使电缆成本和重量降低50%以上。

支援高解析度显示：能够驱动24位元彩色的1920x720画素显示器，改善安全及娱乐系统的视觉效果。

更长的电缆传输距离：晶片组能够可靠地驱动15米电缆，比竞争方案距离延长50%。

极低的EMI：串列器内建扩频功能，无需外接元件即可有效降低EMI。

此外，每款元件均运作在-40℃至+105℃汽车级温度范围;为符合要求的客户提供评估(EV)板及价格资讯。

除了前一代GMSL SerDes产品外，现可提供HDCP相容版本。