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关于数字频率计设计[摘要]本报告介绍了一种以大规模可编程逻辑芯片为设计载体，由顶到底分层设计，多功能数字频率计的设计方法。
该频率计采用VHDL语言程序与原理图相结合的方法，极大地减少了硬件资源占用。
该数字频率计测量范围为0到9999HZ，基准频率为1HZ，结果用4只7段数码管显示十进制结果。
中间用到了设置控制电路、计数电路、锁存电路和译码电路等模块。
仿真结果表明，该数字频率计性能优异，设计语言灵活，硬件更简单，速度更快。
[关键词]数字频率计；控制电路；计数电路；锁存电路With regard to the design of digital frequency meter[Abstract] The present report describes a large-scale programmable logic chip design carrier, in the end by a top-tiered design, multi-function digital frequency meter design methods. The frequency counter using VHDL language programs, and the method of combining schematic, greatly reducing the hardware footprint. The digital frequency meter measurement range from 0 to 9999HZ, the base frequency of 1HZ, the results with the four 7-segment LED display decimal results. Intermediate used for setting up control circuit, counting circuit, latch circuit and decoding circuit modules. The simulation results show that the digital frequency meter high-performance, design language flexibility, hardware simpler and faster.[Key words]digital frequency meter; control circuit; counting circuit; Latch Circuit目录摘要 (I)Abstract (II)第1章引言 (3)第2章VHDL的简述 (4)2.1 VHDL的发展 (4)2.2 VHDL的特点 (4)2.3 VHDL语言结构 (4)2.3.1 实体（ENTITY） (5)2.3.2结构体（ARCHITECTURE） (6)2.4 VHDL软件设计简介 (6)第3章频率计方案的设计 (8)3.1 方案一 (8)3.2 方案二 (11)3.3 方案比较 (12)3.4 方案改造 (12)第4章利用VHDL语言设计频率计 (13)4.1 系统功能的分析与电路设置 (13)4.2 测频原理 (13)4.3 测频模块工作描述及VHDL程序 (13)4.3.1 计数模块（CNT10） (13)4.3.2 锁存模块(REG16B) (14)4.3.3 控制模块（TESTCTL） (15)4.3.4 译码模块（DISPLAR） (15)4.3.5 测频主系统实现（FREQ） (16)4.3.6 原理图的制作 (18)第5章数字频率计仿真及分析 (19)5.1 MAX+PLUS II的特点 (19)5.2 MAX+PLUS II的编译、仿真简介 (19)5.3 多功能数字频率计编译及仿真 (20)5.3.1 编译结果的记载 (20)5.3.2 仿真结果的记载 (22)5.4 引脚锁定 (23)5.5 程序的下载和测试 (24)第6章实验过程中遇到的问题及分析 (25)结论 (25)致谢 (26)参考文献 (27)附录 (28)附录一方案一总程序 (28)附录二原理图 (34)附录三实验结果记录 (35)第1章引言随着计算机技术和半导体技术的发展，传统的硬件电路电路设计方法已大大落后于当今技术的发展，一种崭新的、采用硬件描述语言的硬件电路设计方法已经兴起，这是电子设计自动化（EDA）领域的一次重大变革。
目录第一章概述 (1)1.1 设计概述 (1)1.2设计内容 (1)1.3 设计原理 (1)1.4 设计功能 (2)第二章技术与开发工具 (3)2.1 VHDL简介 (3)2.1.1简介 (3)2.1.2 VHDL程序组成部分 (4)2.1.3 VHDL系统优势 (4)2.2 MAX+PLUSⅡ (5)2.2.1 软件简介 (5)2.2.2 软件组成 (6)2.2.3设计流程 (7)第三章系统分析 (8)3.1数字频率计的设计任务及要求 (8)3.2 模块的划分 (8)3.3设计分析 (9)第四章各功能模块基于VHDL的设计 (10)4.1 时基产生与测频时序控制电路模块的VHDL源程序 (10)4.2 待测信号脉冲计数电路模块的VHDL源程序 (11)4.2.1 十进制加法计数器的VHDL源程序 (11)4.2.2待测信号脉冲计数器的VHDL源程序 (12)4.3 锁存与译码显示控制电路模块的VHDL源程序 (13)4.3.1 译码显示电路的VHDL源程序 (13)4.3.2 锁存与译码显示控制模块的VHDL源程序 (14)4.4 顶层电路的VHDL源程序 (16)第五章数字频率计波形仿真 (18)5.1 时基产生与测频时序控制电路模块的仿真 (18)5.2 待测信号脉冲计数电路模块的仿真 (18)5.2.1 十进制加法计数器的仿真 (18)5.2.2待测信号脉冲计数器的仿真 (19)5.3 锁存与译码显示控制电路模块的仿真 (19)5.3.1 译码显示电路的仿真 (19)5.3.2 锁存与译码显示控制模块的仿真 (20)5.4 数字频率计系统的仿真 (20)结论 (22)参考文献 (23)摘要本文介绍了一种自顶向下分层设计多功能数字频率计的设计方法。
该频率计采用VHDL硬件描述语言编程以MAX+PLUSⅡ为开发环境，极大地减少了硬件资源的占用。
数字频率计模块划分的设计具有相对独立性，可以对模块单独进行设计、调试和修改，缩短了设计周期。
基于VHDL语言的十进制数字频率计设计霍艳艳( 临沂大学物理系)摘要：文中运用VHDL语言，采用Top To Down的方法，实现6位数字频率计，并利用QuartusII软件集成开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中，经实际电路测试，该系统系统性能实现。
关键词：EDA；VHDL；数字频率计；波形仿真；功能仿镇；CPLD1、引言VHDL是超高速集成电路硬件描述语言（Very High Speed Integrated Circuit Hardware Description Language）的缩写，在美国国防部支持下于1985年成功开发的一种快速设计电路的工具，是目前标准化流程最高的硬件描述语言。
IEEE（The Institute of Electrical and Electronics Engineers）于1987年将VHDL采纳为IEEE1067标准。
VHDL经过20多年的发展、应用和完善，以其强大的系统描述能力、规范的程序设计结构、灵活的语言表达风格和多层的仿真测试手段，在电子领域受到了普遍的认同和广泛的接触。
相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Top to Down）和基于库（LibraryBased）的设计的特点，因此设计者可以不必了解硬件结构。
从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的设计。
数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。
随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL 语言。
频率计一、实验目的1.学习并熟悉使用max+plusⅡ软件。
2.掌握各频率计各逻辑模块的功能与设计方法。
二、实验原理频率测量基本原理是计算每秒钟内待测信号的脉冲个数。
要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。
当TSTEN为高电平时，允许计数；为低电频时停止计数，并保持其所计的脉冲信号。
在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒的计数值锁存进32位锁存器REG32B中，并由周期性的清零信号并不断闪烁。
所存信号之后，必需有一清零信号CLR_CNT 对计数器进行清零，为下一秒的计数做准备。
测试控制信号发生器的工作时序如图。
为了产生这个时序图，需首先建立一个由D触发器构成的二分频器，在每次时钟CLK上沿到来时其值翻转。
三、实验内容和代码—————————————cnt10——————————————LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT10 ISPORT (CLK: IN STD_LOGIC;CLR: IN STD_LOGIC;ENA: IN STD_LOGIC;CQ: OUT INTEGER RANGE 0 TO 15;CARRY_OUT :OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISSIGNAL CQI: INTEGER RANGE 0 TO 15;BEGINPROCESS(CLK, CLR, ENA)BEGINIF CLR = '1' THEN CQI <= 0;ELSIF CLK'EVENT AND CLK = '1' THENIF ENA = '1' THENIF CQI < 9 THEN CQI <= CQI + 1;ELSE CQI <= 0;END IF;END IF;END IF;END PROCESS;PROCESS(CQI)BEGINIF CQI = 9 THEN CARRY_OUT <= '1';ELSE CARRY_OUT <= '0'; END IF;END PROCESS;CQ <= CQI;END behav;——————————————REG32GB——————————LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B ISPORT (Load : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END REG32B;ARCHITECTURE behav OF REG32B ISBEGINPROCESS(Load, DIN)BEGINIF Load'EVENT AND Load='1' THEN DOUT <=DIN;END IF;END PROCESS;END behav; ——————————————TESTCTL——————————LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL ISPORT (CLK : IN STD_LOGIC;TSTEN : OUT STD_LOGIC;CLR_CNT : OUT STD_LOGIC;Load : OUT STD_LOGIC);END TESTCTL;ARCHITECTURE behav OF TESTCTL ISSIGNAL Div2CLK : STD_LOGIC;BEGINPROCESS(CLK)BEGINIF CLK'EVENT AND CLK = '1' THENDiv2CLK <= NOT Div2CLK;END IF;END PROCESS;PROCESS(CLK, Div2CLK)BEGINIF CLK = '0' AND Div2CLK ='0' THEN CLR_CNT <= '1';ELSE CLR_CNT <= '0'; END IF;END PROCESS;Load <= NOT Div2CLK; TSTEN <= Div2CLK;END behav;——————————FREQTEST——————————LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FREQTEST ISPORT(CLK : IN STD_LOGIC;FSIN : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );END FREQTEST;ARCHITECTURE struc OF FREQTEST ISCOMPONENT TESTCTLPORT(CLK : IN STD_LOGIC ; TSTEN : OUT STD_LOGIC ;CLR_CNT : OUT STD_LOGIC ; Load : OUT STD_LOGIC );END COMPONENT;COMPONENT CNT10PORT(CLK : IN STD_LOGIC ; CLR : IN STD_LOGIC ; ENA : IN STD_LOGIC ;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CARRY_OUT : OUT STD_LOGIC);END COMPONENT;COMPONENT REG32BPORT( Load : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );END COMPONENT ;SIGNAL Load1,TSTEN1,CLR_CNT1: STD_LOGIC;SIGNAL DTO1 : STD_LOGIC_VECTOR(31 DOWNTO 0);SIGNAL CARRY_OUT1: STD_LOGIC_VECTOR(6 DOWNTO 0);BEGINU1 : TESTCTL PORT MAP(CLK => CLK, TSTEN =>TSTEN1,CLR_CNT => CLR_CNT1, Load => Load1 );U2 : REG32B PORT MAP(Load => Load1, DIN => DTO1, DOUT => DOUT );U3 : CNT10 PORT MAP(CLK => FSIN ,CLR => CLR_CNT1, ENA => TSTEN1,CQ => DTO1(3 DOWNTO 0), CARRY_OUT => CARRY_OUT1(0) ); U4 : CNT10 PORT MAP(CLK => CARRY_OUT1(0), CLR => CLR_CNT1,ENA => TSTEN1, CQ => DTO1(7 DOWNTO 4),CARRY_OUT => CARRY_OUT1(1) );U5 : CNT10 PORT MAP(CLK => CARRY_OUT1(1), CLR => CLR_CNT1,ENA => TSTEN1,CQ => DTO1(11 DOWNTO 8),CARRY_OUT => CARRY_OUT1(2) );U6 : CNT10 PORT MAP(CLK => CARRY_OUT1(2), CLR => CLR_CNT1,ENA => TSTEN1,CQ => DTO1(15 DOWNTO 12),CARRY_OUT => CARRY_OUT1(3) );U7 : CNT10 PORT MAP(CLK => CARRY_OUT1(3), CLR => CLR_CNT1,ENA => TSTEN1,CQ => DTO1(19 DOWNTO 16),CARRY_OUT => CARRY_OUT1(4) );U8 : CNT10 PORT MAP(CLK => CARRY_OUT1(4), CLR => CLR_CNT1,ENA => TSTEN1,CQ => DTO1(23 DOWNTO 20),CARRY_OUT => CARRY_OUT1(5) );U9 : CNT10 PORT MAP(CLK => CARRY_OUT1(5), CLR => CLR_CNT1,ENA => TSTEN1,CQ => DTO1(27 DOWNTO 24),CARRY_OUT => CARRY_OUT1(6) );U10 : CNT10 PORT MAP(CLK => CARRY_OUT1(6), CLR => CLR_CNT1,ENA => TSTEN1,CQ => DTO1(31 DOWNTO 28) ); END struc;四、实验原理图：五、实验仿真波形：本次设计我们采用GW48 EDA实验箱，选择芯片EP1K30TC144-1，选择模式0，引七、编程下载在实验箱上选择CLOCK2输入为1Hz，模式选择模式0，引脚映射如上表所示。
一、设计功能与要求设计数字频率计，满足如下功能：（1）用VHDL语言完成数字频率计的设计及仿真。
（2）频率测量范围：1∼10KHz，分成两个频段，即1∼999Hz，1KHz∼10KHz，用三位数码管显示测量频率，且用LED（发光二极管）来表示所显示单位，我们这里定义亮绿灯表示以Hz为单位，亮红灯表示以KHz为单位。
（3）具有自动校验和测量两种功能，即既能用于标准时钟的校验，同时也可以用于未知信号频率的测量。
（4）具有超量程报警功能，在超出目前所选量程档的测量范围时，会发出音响报警信号。
二、设计思路通过计算已知单位时间内待测信号的脉冲个数来计算被测信号的频率，同时通过动态扫描方式在三个数码管上显示出测得频率值。
如下图1的系统框图所示，计数器对CP信号进行计数，在1秒定时结束后，将计数器结果送锁存器锁存，并通过时钟下降沿将不再变化的测量值送至数码管显示。
在下一个计数时钟信号上升沿到来时，再次重新计数。
图1 系统设计框架图系统各个模块介绍如下:（1）测量/校验选择模块：输入信号：选择信号selin，被测信号measure，标准校验信号test；输出信号：CP；当selin=0时，为测量状态，CP=measure；当selin=1时，为校验状态，CP=test。
校验与测量共用一个电路，只是被测信号CP不同而已。
（2）测频控制信号发生器（二分频）：输入信号：1Hz时钟信号clk；输出信号：1秒钟高电平基准信号clk1（周期为2秒）；（3）四级十进制计数器模块（带进位C）：输入信号：clk1、CP，用于计数开始、清零、锁存。
输出信号：q4～q1设置超出量程档测量范围示警信号alert。
若被测信号频率小于1KHz（K=0），则计数器只进行三级十进制计数，最大显示值为999.Hz，如果被测信号频率超过此范围，示警信号扬声器报警；若被测信号为1KHz~10KHz （K=1），计数器进行四位十进制计数，取高三位显示，最大显示值为9.99KHz，如果被测信号频率超过此范围, 示警信号扬声器报警。
基于vhdl的频率计设计课程论文（设计）题目基于quartus的频率计的设计院系电子与信息工程学院专业电子与通信工程学生姓名学号指导教师二Ｏ一四年元月三日一、频率计的说明 (3)二、顶层原理图 (4)三、底层模块设计 (4)3.1十进制加法计数器CNT10 (4)3.2十二进制加法计数器CNT12 (5)3.3控制模块CODE (6)3.4锁存器LOCK (7)四、底层模块的仿真 (7)4.1LOCK模块的仿真结果 (7)4.2CNT12的仿真结果 (8)4.3CNT10模块的仿真结果 (8)4.4CODE模块的仿真结果 (8)五、频率计顶层原理图的输入 (9)六、频率计仿真结果 (9)总结 (10)一、频率计的说明频率就是周期性信号在单位时间（1S ）内的变化次数。
频率计的作用就是测量输入信号的频率，我设计的频率计的原理是若在一定1S 的时间间隔内测得这个周期性信号的重复变化次数为N ，则其频率可表示为：f=N 。
如下图1.1所示，通过定义闸门信号为1s 后，通过统计下该时间内有多少次脉冲即可得到相应的频率。
图1.1系统测量频率的原理系统的框图如下图1.2所示，首先由时基电路产生基准信号，通过控制电路产生出1s 的闸门信号，闸门电路把1s 内截取的检测信号传递给计数器，通过计数器计数就可以得到需要测量的频率。
锁存器的作用就是为了保存当前的频率交给显示电路显示。
计数器锁存器显示电路闸门电路计数脉冲控制电路锁存信号清零信号闸门信号时基电路被测信号图1.2系统原理框图二、顶层原理图如下图2.1所示，系统顶层原理图包括CNT12、CODE 、CNT10、LOCK 、CODE 模块。
其中CNT10和CNT12分别为10和12进制计数器，CODE 则为控制模块输出清零、锁存、和闸门信号，LOCK 则为锁存模块，负责将采集的频率数值锁存起来方便显示，CODE 模块则是将二进制转换成十进制的模块。
系统中的clk1为为我们为测试时候的输入闸门信号，通过CNT12信号后模拟1s 的闸门的信号，系统输出的端口为4个QQ[3..0]，这样方便系统仿真，也可以减少系统的复杂程度。
数字频率计的设计一、频率计实现的功能要设计的频率计的测量范围为1MHz。
为了提高测量的精度，量程分为三档，分别是：10kHz、100kHz、1MHz。
并要求在测量频率大于或小于选择的量程时，频率计自动换档。
1、当读数大于999时，频率计处于超量程状态，下一次测量时，量程自动增加一档。
2、当读数小于009时，频率计处于欠量程状态，下一次测量时，量程自动减小一档。
3、当超出测量范围时，显示错误。
4、在计数时不显示数据，计数完成后只显示测量结果。
5、小数点位置要自动移位。
二、频率计各部分的分析在这个设计中，需要用计数器来进行计数，而且计数器在各个档位要被重复使用，在测量的过程中，计数允许时钟信号还要进行调整，故将计数器设计成一个单独的模块，提供计数值的输出。
显示结果包括数值显示，档位显示及溢出标志显示。
其中数值显示要用到三个数码管，实验箱上连在一起的三个数码管中，只有两个数码管内部接有译码器，因此我们自己还要在程序中为那个没有译码器的数码管再加一段七段译码器程序来显示结果。
档位标志由三个LED灯来显示，代替数码管上的小数点的功能。
溢出标志由两个LED灯来显示，其中一个显示结果溢出，另一个显示输入信号在测量范围之内。
该频率计的顶层逻辑电路原理图如图（1）所示：图（1）三、频率计各部分的设计和实现从上面的分析可以知道，频率计可以由三个模块来组成。
下面对各个模块的设计方法和实现方法进行详细说明。
1、时基进程的设计和实现在实际使用时，输入的信号是随意的，没有办法预知输入的频率。
因此选取频率计的时基是非常重要的。
在设计要求中，将量程分为三档，在某一档进行测量时，需要提供该档的时基。
在10kHz档，该档最大读数为9.99kHz，最小读数为0.01 kHz，所以要提供的时基是频率为0.01 kHz的脉冲。
同理，在100 kHz档上，要提供的时基应该是频率为0.1 kHz的脉冲。
在1 MHz档上，要提供的时基是频率为1 kHz的脉冲。
EDA 课程设计报告书课题名称 基于VHDL 的数字显示频率计的设计 姓 名 学 号 院 系 专 业 指导教师※※※※※※※※※ ※※ ※※ ※※EDA 课程设计基于VHDL的数字显示频率计的设计1设计目的通过EDA的试验设计，加深我们对FPGA的了解，熟悉FPGA的工作原理和试验环境，知道FPGA的开发流程，熟悉各种软件如Quartus II 6.0的使用。
通过设计小型试验项目学会仿真和硬件测试的基本方法。
2设计的主要内容和要求在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更加重要。
通过运用VHDL语言，实现4位数字频率计，并利用Quartus II 6.0集成开发环境进行编辑、综合、波形仿真，并下载到FPGA器件中，经实际电路测试，该系统性能可靠。
3 整体设计方案3.1四位十进制数据显示频率计设计在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。
测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。
数字式频率计的测量原理有两类：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法即测周期法，如周期测频法。
直接测频法适用于高频信号的频率测量，通常采用计数器、数据锁存器及控制电路实现，并通过改变计数器阀门的时间长短在达到不同的测量精度；间接测频法适用于低频信号的频率测量，本设计中使用的就是直接测频法，即用计数器在计算1S内输入信号周期的个数。
数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。
随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。
目录一、课程设计任务： (2)二、课程设计原理： (2)三、课程设计所需仪器： (2)四、课程设计使用的硬件资源及原理框图： (2)五、设计过程及操作： (3)1、FTCTRL测频控制模块： (3)2、计数器模块： (3)3、REG32B锁存器模块 (3)4、DECL7S译码器模块 (4)5、分频器模块 (4)6、MUX多路选择器模块。
(4)7、器件连接： (4)8、操作过程： (4)六、设计各个模块代码： (5)1：FTCTRL模块 (5)2：CNT_10计数器模块 (5)3：REG32B锁存器模块 (6)4：DECL7S译码器模块 (6)5：any_10 10分频器模块 (7)6：any_5 5分频器模块 (7)7：any_16 16分频模块 (8)8：MUX多路选择器模块 (9)9：顶层例化代码 (9)七、总电路： (12)八、管脚配置： (13)九、设计结果： (14)一、课程设计任务：设计8位十进制频率计二、课程设计原理：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。
这清0个信号可以由一个测频控制信号发生器TESTCTL 产生，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的EN使能端进行同步控制。
当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。
在停止计数期间，首先需要一个锁存信号LOAD 的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。
设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。
锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。
三、课程设计所需仪器：Altrea DE2-115实验箱；quartusII 12.1;modelsim仿真软件。
四、课程设计使用的硬件资源及原理框图：1、50MHz时钟源两个2、拨动开关3、7段数码管/液晶显示屏五、设计过程及操作：1、FTCTRL测频控制模块：频率计的核心控制部分为FTCTRL，该模块的技术是能信号CNT_EN能产生一个1s脉宽的周期信号（由于实验箱提供的是50MHz的高频信号，所以需要通过分频器获得1s脉宽信号），并对频率计中的计数器的EN使能端进行同步测控。
当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所设计的脉冲数。
在停止计数期间，首先需要一个锁存信号LOAD的上升沿将计数器在前一秒钟的计数器的计数值锁存进锁存器REG32B中，并由外部的十六进制7段译码器译出，显示计数值。
锁存信号后，必须有一清零信号RST_CNT对计数器清零，为下一秒的计数操作做准备。
2、计数器模块：由于设计要求为8位十进制输出，所以采用的是十进制加法带进位的计数器级联的形式完成计数功能，每个单独的计数器有4位的十进制DOUT（3 DOWNTO 0）输出和一个进位COUT输出,输入的RST复位端、EN使能端和计数信号CLK端。
级联时，将被测信号接入第一个各位的CNT_10计数器的CLK端，并且将每上一个的进位端与下一个的计数器CNT_10的计数CLK相连。
3、REG32B锁存器模块锁存器为32位，包括一个锁存信号LK，32位的输入和输出。
4、DECL7S译码器模块因为每个计数器输出的是二进制数，所以转化到七段数码管上需要通过4-7译码器译码。
实验箱的数码管为共阳极。
需要8个数码管同时显示，所以需要8个译码器。
5、分频器模块由于实验箱只提供50MHz的信号，所以需要分频得到1Hz的信号以及不同的频率进行测试，所以需要分频器。
本设计分频器采用的是5分频器any_5、10分频器any_10和16分频器any_16。
6、MUX多路选择器模块。
由于实验箱提供的信号源有限，所以要进行测试，必须使用多路选择器来进行对不同的分频信号进行测试来验证频率计的功能是否完成。
本次设计采用的是4选1多路选择器。
7、器件连接：以上各部份器件已经完善。
需要将这些器件连接起来完成最终的设计，所以本次设计采取了元件例化，用例化语句将各个器件连接起来。
顶层文件见代码段。
8、操作过程：A建立项目B选择器件：器件系列(Device Family) Cyclone IV E器件型号(Available Devices) EP4CE115F29C7C建立设计文档，new vhdl file，并编辑保存。
D点击按键栏（或Processing菜单中）的Start compilation 进行编译E编译正确完成后，点击按键栏（或Assignments菜单中）的Pin Planner进行引脚锁定F双击Location栏，在下拉菜单中选择需要锁定的引脚（EP4C115F芯片引脚分布详见附录）G再次编译项目H连接实验箱I 程序下载点击按键栏（或Tools菜单）的Programmer，此时没有添加硬件，点击Hardware Setup 选择硬件。
在Currently selected hardware下拉菜单中选择USB-Blaster后，点击Close，回到Programmer页面。
在Hardware Setup栏中可看到USB-Blaster。
注意Mode为缺省的JTAG接口硬件选择完毕。
点击Start开始下载。
Progress进度完成后下载完毕。
六、设计各个模块代码：1：FTCTRL模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FTCTRL ISPORT ( CLKK :IN STD_LOGIC;CNT_EN,RST_CNT :OUT STD_LOGIC;LOAD: OUT STD_LOGIC );END FTCTRL;ARCHITECTURE behav of FTCTRL ISSIGNAL DIV2CLK :STD_LOGIC :='0';BEGINPROCESS (CLKK) BEGINIF CLKK 'EVENT AND CLKK='1' THEN DIV2CLK<=NOT DIV2CLK;END IF;END PROCESS;PROCESS (CLKK,DIV2CLK) BEGINIF CLKK='0' AND DIV2CLK='0' THEN RST_CNT<='1';ELSE RST_CNT<='0';END IF;END PROCESS;LOAD <=NOT DIV2CLK;CNT_EN <=DIV2CLK;END behav;2：CNT_10计数器模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT( RST ,EN,CLK: IN STD_LOGIC;COUT :OUT STD_LOGIC;DOUT :OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END CNT10;ARCHITECTURE BHV OF CNT10 ISBEGINPROCESS(CLK,RST,EN)VARIABLE Q1 :STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINIF RST='1' THEN Q1:=( OTHERS =>'0');ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF Q1<9 THEN Q1:=Q1+1;ELSE Q1:=(OTHERS=>'0');END IF;END IF;END IF;IF Q1="1001" THEN COUT<='0';ELSE COUT<='1';END IF;DOUT <= Q1;END PROCESS;END BHV;3：REG32B锁存器模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B ISPORT(LK:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0);Q:OUT STD_LOGIC_VECTOR(31 DOWNTO 0)); END;ARCHITECTURE BHV OF REG32B ISBEGINPROCESS(LK,DIN) BEGINIF LK 'EVENT AND LK='1' THEN Q <=DIN; END IF;END PROCESS;END BHV;4：DECL7S译码器模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECL7S ISPORT ( A :IN STD_LOGIC_VECTOR (3 DOWNTO 0);LED7S: OUT STD_LOGIC_VECTOR (6 DOWNTO 0)); END;ARCHITECTURE ONE OF DECL7S ISBEGINPROCESS(A) BEGINCASE A ISWHEN "0000" =>LED7S <="1000000";WHEN "0001" =>LED7S <="1111001";WHEN "0010" =>LED7S <="0100100";WHEN "0011" =>LED7S <="0110000";WHEN "0100" =>LED7S <="0011001";WHEN "0101" =>LED7S <="0010010";WHEN "0110" =>LED7S <="0000010";WHEN "0111" =>LED7S <="1111000";WHEN "1000" =>LED7S <="0000000";WHEN "1001" =>LED7S <="0010000";WHEN OTHERS => NULL;END CASE;END PROCESS;END;5：any_10 10分频器模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity any_10 isport (clk10:in std_logic;k:out std_logic);end;architecture bhv of any_10 issignal s : std_logic;signal c : std_logic_vector(3 downto 0);beginprocess(clk10,c)beginif rising_edge(clk10) thenif (c="1001") then c<="0000";else c<=c+1;end if;if (c="0101") then s<=not s;elsif(c="0000") then s<=not s;end if;end if;end process;k<=s;end bhv;6：any_5 5分频器模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ANY_5 isport(clk5:in std_logic;kf:out std_logic);end;architecture bhv of ANY_5 issignal c1,c2: std_logic_vector(2 downto 0);signal m1,m2: std_logic;beginprocess(clk5,c1)beginif rising_edge(clk5) thenif(c1="100") then c1<="000";else c1<=c1+1;end if;if(c1="001") then m1<=not m1;elsif(c1="011") then m1<=not m1;end if; end if; end process;process(clk5,c2) beginif falling_edge(clk5) thenif(c2="100") then c2<="000";else c2<=c2+1;end if;if(c2="001") then m2<=not m2;elsif(c2="011") then m2<=not m2;end if; end if; end process;kf<=m1 or m2;end bhv;7：any_16 16分频模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity any_16 isport( clk_in : in std_logic;clk_out : out std_logic);end entity any_16;architecture div1 of any_16 issignal clk_outQ : std_logic ;signal coutQ : std_logic_vector (15 downto 0);beginprocess(clk_in) beginif clk_in'event and clk_in = '1' thenif coutQ <15then coutQ <= coutQ + 1;else coutQ <= (others => '0'); end if; end if;end process;process(coutQ) beginif coutQ < 16/2then clk_outQ <= '0';else clk_outQ <= '1'; end if;end process;clk_out <= clk_outQ;end architecture div1;8：MUX多路选择器模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity MUX isport(AIN,BIN,CIN,DIN,S0,S1 : in std_logic; Y : out std_logic); end entity MUX;architecture A of MUX issignal S : std_logic_vector (1 downto 0);beginS <= S1&S0;process(S1,S0) beginCASE(S) ISWHEN "00" => Y<=AIN;WHEN "01" => Y<=BIN;WHEN "10" => Y<=CIN;WHEN "11" => Y<=DIN;END CASE;end process;end architecture A;9：顶层例化代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY pinlvji ISPORT( CLK,FFIN,S0,S1:IN STD_LOGIC;QOUT:OUT STD_LOGIC_VECTOR(55 DOWNTO 0));END ENTITY pinlvji;ARCHITECTURE BHV OF pinlvji ISCOMPONENT FTCTRLPORT ( CLKK :IN STD_LOGIC;CNT_EN,RST_CNT :OUT STD_LOGIC;LOAD: OUT STD_LOGIC );END COMPONENT ;COMPONENT REG32BPORT( LK :IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0);Q:OUT STD_LOGIC_VECTOR(31 DOWNTO 0)); END COMPONENT ;COMPONENT CNT10PORT( RST ,EN,CLK: IN STD_LOGIC;COUT :OUT STD_LOGIC;DOUT :OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END COMPONENT ;COMPONENT DECL7SPORT( A :IN STD_LOGIC_VECTOR (3 DOWNTO 0);LED7S: OUT STD_LOGIC_VECTOR (6 DOWNTO 0)); END COMPONENT;COMPONENT any_16port(clk_in : in std_logic;clk_out : out std_logic);END COMPONENT;COMPONENT any_5port(clk5:in std_logic;kf:out std_logic);END COMPONENT;COMPONENT any_10port (clk10:in std_logic;k:out std_logic);END COMPONENT;COMPONENT MUXport(AIN,BIN,CIN,DIN,S0,S1 : in std_logic; Y : out std_logic);END COMPONENT;SIGNAL NR,NE,NL,M1,M2,M3,M4,M5,M6,M7,M8:STD_LOGIC;SIGNAL N1,N2,N3,N4,N5,N6,N7,N8:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL L1,L2,L3,L4,L5,L6,L7,L8:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL C1,C2,C3,C4,C5,C6,C7,C8:STD_LOGIC;SIGNAL Y1,Y2,Y3,YY:STD_LOGIC;BEGINU1:FTCTRL PORT MAP(CLKK=>C8,CNT_EN=>NE,RST_CNT=>NR,LOAD=>NL); U2:REG32B PORT MAP(LK=>NL,DIN(3 DOWNTO 0)=>N1,DIN(7 DOWNTO 4)=>N2,DIN(11 DOWNTO 8)=>N3,DIN(15 DOWNTO 12)=>N4,DIN(19 DOWNTO 16)=>N5,DIN(23 DOWNTO 20)=>N6,DIN(27 DOWNTO 24)=>N7,DIN(31 DOWNTO 28)=>N8,Q(3 DOWNTO 0)=>L1,Q(7 DOWNTO 4)=>L2,Q(11 DOWNTO 8)=>L3,Q(15 DOWNTO 12)=>L4,Q(19 DOWNTO 16)=>L5,Q(23 DOWNTO 20)=>L6,Q(27 DOWNTO 24)=>L7,Q(31 DOWNTO 28)=>L8);U3:CNT10 PORT MAP(RST=>NR,EN=>NE,CLK=>YY,DOUT=>N1,COUT=>M1);-U4:CNT10 PORT MAP(RST=>NR,EN=>NE,CLK=>M1,DOUT=>N2,COUT=>M2); U5:CNT10 PORT MAP(RST=>NR,EN=>NE,CLK=>M2,DOUT=>N3,COUT=>M3); U6:CNT10 PORT MAP(RST=>NR,EN=>NE,CLK=>M3,DOUT=>N4,COUT=>M4); U7:CNT10 PORT MAP(RST=>NR,EN=>NE,CLK=>M4,DOUT=>N5,COUT=>M5); U8:CNT10 PORT MAP(RST=>NR,EN=>NE,CLK=>M5,DOUT=>N6,COUT=>M6); U9:CNT10 PORT MAP(RST=>NR,EN=>NE,CLK=>M6,DOUT=>N7,COUT=>M7); U10:CNT10 PORT MAP(RST=>NR,EN=>NE,CLK=>M7,DOUT=>N8);U11:DECL7S PORT MAP(A => L1,LED7S=>QOUT(6 DOWNTO 0));U12:DECL7S PORT MAP(A => L2,LED7S=>QOUT(13 DOWNTO 7));U13:DECL7S PORT MAP(A => L3,LED7S=>QOUT(20 DOWNTO 14));U14:DECL7S PORT MAP(A => L4,LED7S=>QOUT(27 DOWNTO 21));U15:DECL7S PORT MAP(A => L5,LED7S=>QOUT(34 DOWNTO 28));U16:DECL7S PORT MAP(A => L6,LED7S=>QOUT(41 DOWNTO 35));U17:DECL7S PORT MAP(A => L7,LED7S=>QOUT(48 DOWNTO 42));U18:DECL7S PORT MAP(A => L8,LED7S=>QOUT(55 DOWNTO 49));U19:any_10 PORT MAP(CLK,C1);U20:any_10 PORT MAP(C1,C2);U21:any_10 PORT MAP(C2,C3);U22:any_10 PORT MAP(C3,C4);U23:any_10 PORT MAP(C4,C5);U24:any_10 PORT MAP(C5,C6);U25:any_10 PORT MAP(C6,C7);U26:any_5 PORT MAP(C7,C8);U27:MUX PORT MAP(Y1,Y2,Y3,FFIN,S0,S1,YY); U28:any_5 PORT MAP(FFIN,Y1);U29:any_16 PORT MAP(FFIN,Y2);U30:any_10 PORT MAP(FFIN,Y3);END ARCHITECTURE;七、总电路：1234八、管脚配置：CLOCK2_50 Input PIN_AG14 CLK CLOCK3_50 Input PIN_AG15 FFIN HEX0[6] Output PIN_H22 QOUT[6] HEX0[5] Output PIN_J22 QOUT[5] HEX0[4] Output PIN_L25 QOUT[4] HEX0[3] Output PIN_L26 QOUT[3] HEX0[2] Output PIN_E17 QOUT[2] HEX0[1] Output PIN_F22 QOUT[1] HEX0[0] Output PIN_G18 QOUT[0] HEX1[6] Output PIN_U24 QOUT[13] HEX1[5] Output PIN_U23 QOUT[12] HEX1[4] Output PIN_W25 QOUT[11] HEX1[3] Output PIN_W22 QOUT[10] HEX1[2] Output PIN_W21 QOUT[9] HEX1[1] Output PIN_Y22 QOUT[8] HEX1[0] Output PIN_M24 QOUT[7] HEX2[6] Output PIN_W28 QOUT[20] HEX2[5] Output PIN_W27 QOUT[19] HEX2[4] Output PIN_Y26 QOUT[18] HEX2[3] Output PIN_W26 QOUT[17] HEX2[2] Output PIN_Y25 QOUT[16] HEX2[1] Output PIN_AA26 QOUT[15] HEX2[0] Output PIN_AA25 QOUT[14] HEX3[6] Output PIN_Y19 QOUT[27]HEX3[5] Output PIN_AF23 QOUT[26] HEX3[4] Output PIN_AD24 QOUT[25] HEX3[3] Output PIN_AA21 QOUT[24] HEX3[2] Output PIN_AB20 QOUT[23] HEX3[1] Output PIN_U21 QOUT[22] HEX3[0] Output PIN_V21 QOUT[21] HEX4[6] Output PIN_AE18 QOUT[34] HEX4[5] Output PIN_AF19 QOUT[33] HEX4[4] Output PIN_AE19 QOUT[32] HEX4[3] Output PIN_AH21 QOUT[31] HEX4[2] Output PIN_AG21 QOUT[30] HEX4[1] Output PIN_AA19 QOUT[29] HEX4[0] Output PIN_AB19 QOUT[28] HEX5[6] Output PIN_AH18 QOUT[41] HEX5[5] Output PIN_AF18 QOUT[40] HEX5[4] Output PIN_AG19 QOUT[39] HEX5[3] Output PIN_AH19 QOUT[38] HEX5[2] Output PIN_AB18 QOUT[37] HEX5[1] Output PIN_AC18 QOUT[36] HEX5[0] Output PIN_AD18 QOUT[35] HEX6[6] Output PIN_AC17 QOUT[48] HEX6[5] Output PIN_AA15 QOUT[47] HEX6[4] Output PIN_AB15 QOUT[46] HEX6[3] Output PIN_AB17 QOUT[45]HEX6[2] Output PIN_AA16 QOUT[44] HEX6[1] Output PIN_AB16 QOUT[43] HEX6[0] Output PIN_AA17 QOUT[42] HEX7[6] Output PIN_AA14 QOUT[55] HEX7[5] Output PIN_AG18 QOUT[54] HEX7[4] Output PIN_AF17 QOUT[53]HEX7[3] Output PIN_AH17 QOUT[52] HEX7[2] Output PIN_AG17 QOUT[51] HEX7[1] Output PIN_AE17 QOUT[50] HEX7[0] Output PIN_AD17 QOUT[49] SW[17] Input PIN_Y23 S0SW[16] Input PIN_Y24 S1九、设计结果：50MHz信号10分频50MHz信号16分频50Mhz信号如有侵权请联系告知删除，感谢你们的配合！如有侵权请联系告知删除，感谢你们的配合！。
