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基于FPGA的DDS信号源开题报告

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中北大学毕业设计开题报告学生姓名：学号：学院、系：电子与计算机科学技术学院电子科学与技术系专业：电子科学与技术设计题目：基于FPGA的信号发生器设计指导教师:2011年 11月 10 日毕业设计开题报告于早期的信号发生器机械结构比较复杂，功率比较大，电路比较简单 (与数字仪器、示波器等相比)，因此发展速度较慢。

直到1964年才出现了第一台全晶体管的信号发生器。

自60年代以来信号发生器有了迅速的发展，出现了函数发生器，这个时期的信号发生器多采用模拟电子技术，由分立元件或模拟集成电路构成，其电路结构复杂，且仅能产生正弦波、方波、锯齿波和三角波等几种简单波形，由于模拟电路的漂移较大，使其输出的波形的幅度稳定性差，而且模拟器件构成的电路存在着尺寸大、价格贵、功耗大等缺点，并且要产生较为复杂的信号波形则电路结构非常复杂。

自从70年代微处理器出现以后，利用微处理器、模数转换器和数模转换器，硬件和软件使信号发生器的功能扩大，产生比较复杂的波形。

这时期的信号发生器多以软件为主，实质是采用微处理器对DAC的程序控制，就可以得到各种简单的波形。

软件控制波形的一个最大缺点就是输出波形的频率低，这主要是由CPU的工作速度决定的，如果想提高频率可以改进软件程序减少其执行周期时间或提高CPU的时钟周期，但这些办法是有限度的，根本的办法还是要改进硬件电路。

1980年以后，数字技术日益成熟，信号发生器绝大部分不再使用机械驱动而采用数字电路，从一个频率基准由数字合成电路产生可变频率信号。

调制方式更加复杂，出现通向/正交调制至宽频熟悉调制。

数字合成技术使信号发生器变为非常轻便、覆盖频率范围宽、输出动态范围大、容易编程、适用性强和使用方便的激励源。

九十年代以后，此时的DDS（直接数字频率合成）技术发展迅速，各大芯片供应商都开发出了专用的DDS芯片，和微处理器设计信号发生器，从而使DDS技术的信号发生器也得到快速发展，用DDS芯片和微处理器设计信号发生器不但能产生正弦波、三角波、方波等常规波形，还能产生任意波形，达到很大的频带宽度和很高的频率精度。

同时具有频率转换速度快等以往信号发生器很难达到的优点，而DDS芯片体积更小、功耗更低，是取代传统信号发生器的新一代高性能信号发生器【2】。

1.3 DDS技术简介及其特点1971年，美国学者J. Tierncy、C.M.Tader和B.Gold在《A Digital Frequency Synthesizer》一文中提出了一全新数字技术，从相位概念出发直接合成所需波形的一种新的频率合成技术，那就是DDS（直接数字频率合成）技术。

直接数字式频率合成技术是今年来随着数字集成电路和计算机而迅速发展起来的一种新的频率合成技术。

DDS一般由相位累加器，波形存储器、数模转换器和低通滤波器组成，其基本原理就是先将波形数据存储起来，然后在波形控制字K的作用下，通过相位累加器从存储器中读出波形数据，最后经过数模转换器和低通滤波器输出频率合成。

其主要优点有：(1) 频率分辨率高：DDS的分辨率在f c固定时，取决于相位累加器的位数N，只要N足够大，理论上可以获得相应的频率分辨率精度，这在传统的频率合成方法上是难以实现的。

(2) 频率变化速度快：在DDS中，一个频率的建立时间通常取决于滤波器的带宽。

其影响因素有内部数控振荡器内的工艺结构、数模变换及其它可能的信号处理步骤产生的时延，其中数字信号处理部分的时延与时钟周期相关。

由于DDS中无须相位反馈控制，因而频率建立及切换快并且与频率分辨率、频谱纯度相互独立。

(3) 易于实现各种数字调制：由于DDS信号的频率、相位、幅度均可以由数字信号控制，所以可以通过内部相位累加器的处置来精确控制输出信号，调幅时直接在ROM 表输出端进行控制，调相时在相位累加器输出端直接加上调制信号即可，调频通过频率控制字进行。

(4) 集成度高：DDS中除了滤波器以外，几乎所有的部件都属于数字信号处理部件，系统易于集成，功耗低，体积小，重量轻【3】。

1.4 FPGA简介FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点【4】。

目前以硬件描述语言（V erilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧写至FPGA上进行测试，是现代IC设计验证的技术主流。

这些可编程逻辑器件可以被用来实现一些基本的逻辑门（比如AND、OR、XOR、NOT）或更复杂的一些组合功能，比如解码器或数学方程式。

在大多数的FPGA里面，这些可编程逻辑原件里也包含记忆原件，例如触发器或者更加完整的记忆块。

系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。

一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能【4】。

1.5 FPGA结构及特点FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurab le Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。

现场可编程门阵列（FPGA）是可编程器件。

与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构，FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。

FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA 所能实现的功能，且允许超过几万次的编程【5】。

FPGA的主要特点有：(1)规模越来越大；(2)芯片功耗低；(3)布线灵活；(4)芯片逻辑利用率高；(5)可以反复的编程、擦除、使用【6】。

目前主流的FPGA仍是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能（如RAM、时钟管理和DSP）的硬核（ASIC型）模块。

如右图所示（注：右图只是一个示意图，实际上每一个系列的FPGA都有其相应的内部结构），FPGA芯片主要由7部分完成，分别为：可编程输入输出单元（IOB）、可配置逻辑块（CLB）、完整的时钟管理模块（DCM）、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块【7】。

图1 FPGA基本结构毕业设计开题报告(5)DAC 单元；(6)低通滤波器单元。

其中，控制信号生成单元由上位机构成，控制信号处理单元属于中间结构，NCO 和幅值调节单元属于FPGA 内部程序模块。

2.3.2 具体方案设计：本课设以DDS 为核心，DDS 由频率控制字K 、相位累加器、相位寄存器、波形存储器(ROM )、数模转换器和低通滤波器组成，其工作原理如下图2所示：图2 DDS 原理图其中，K 是频率控制字，N 是相位累加器的位数，M 为ROM 数据线位数,即D/A 转换器的位数，f o 为输出频率，f c 为时钟频率。

工作过程是预先在ROM 里存入波形的幅度编码，每来一个时钟信号，N 为的相位累加器将频率控制字K 与相位寄存器的输出累加，同时相位寄存器输出序列的高M 位去寻址ROM ，得到一系列离散的幅度编码，该幅度编码经数模转换后得到模拟的阶梯电压，再经低通滤波器平滑后，即可得到所需的输出信号。

一般将相位累加器、相位寄存器和ROM 称为数控振荡器(NCO )。

DDS 的输出信号频率为：N c O 2/ f K f *=当K 为1时输出频率最小，频率分辨率为：N omin o 2/ f f =∆。

(1)频率控制字:频率控制字K 由上位机生成,用以调节信号输出频率,由信号频率公式可知,当时钟频率fc和相位累加器位数N固定以后，通过改变K值大小即可达到改变输出频率的目的。

(2)NCO模块:NCO模块完成相位累加功能，相位累加是DDS的核心功能，它由一个N位字长的相位累加器和N位字长的相位寄存器级联构成。

相位寄存器的输出与相位累加器的一个输入端在内部相连，相位累加器的另一个输入端是外部输入的频率控制字K。

这样，在每个时钟到达时，相位寄存器将上个时钟周期内相位寄存器的值与频率控制字求和，并作为相位累加器在这一时钟周期的输出。

频率控制字决定了相应的相位增量，相位累加器则不断地对该相位增量进行线性累加，当溢出时则返回初始状态。

(3)DAC模块DAC即D/A转换器，其作用是将已合成的波形的数字量转换成模拟量，其精度为1/N2。

D/A有电压和电流输出两种，其输出信号并不能真正连续可变，而是以其绝对分辨率为最小单位的，所以其输出实际上是一个阶梯模拟信号。

根据要求本课设选用倒T型电阻网络单片机集成D/A转换器，电路原理图如图3所示，参考电压为5V，电源电压为12V：图3 DAC电路模块(4)低通滤波器低通滤波器是一种容许低于截止频率的信号要通过，但高于截止频率的信号不能通过的电子装置。

低通滤波器按照设计分类主要有巴特沃斯滤波器和切比雪夫滤波器。

低通滤波器最常见的是Sallen Key 图4 低通滤波器滤波器，它只需要一个运放，如图4所示。

在本课设中，低通滤波器的目的是将从D/A 输出的非平滑信号变得平滑。

根据课设要求和DDS基本原理，本课设的具体方案如图5所示，初步设计由计算图5 具体方案图机产生控制信号数据包，该数据包由三部分组成：幅值控制字、频率控制字和波形选择字。

USB接口接收计算机输出地数据包，并将数据包传入FPGA内部的解码器，解码器对数据包进行解码、输出并显示波形，解码器按位对数据包进行解码，解码后分别将幅值控制字、频率控制字和波形选择字传给调幅器、相位累加器和相位寄存器，进行波形调幅、调频和选择，同时根据数据包对波进行显示。

调幅器根据幅值控制信号的大小，改变波形数据表输出的幅值，从而使得输出信号的幅值随着幅值控制信号改变，达到调幅目的。

由DDS得基本原理可知，调频的目的只需根据数据包，解码器改变输出的频率控制字K的大小即可达到。

波形数据表里存储三种波形的幅值编码，相位寄存器将相位累加器输出地数值和波形控字进行处理生成绝对地址+相对地址的组合，通过地址选择波形数据表里相应的波形数据，完成波形选择的要求。

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基于FPGA的DDS正弦波信号源设计(DDS的VHDL语言实现及其高纯谱研究

基于FPGA的DDS正弦波信号源设计(DDS的VHDL语言实现及其高纯谱研究

内容摘要：频率合成技术在现代电子技术中具有重要的地位。

在通信、雷达和导航等设备中，它可以作为干扰信号发生器；在测试设备中，可作为标准信号源，因此频率合成器被人们称为许多电子系统的“心脏”。

直接数字频率合成（DDS——Digital Direct Frequency Synthesis）技术是一种全新的频率合成方法，是频率合成技术的一次革命。

本文主要分析了DDS的基本原理及其输出频谱特点，并采用VHDL语言在FPGA上实现。

对于DDS的输出频谱，一个较大的缺点是：输出杂散较大。

针对这一缺点本文使用了两个方法加以解决。

首先是压缩ROM查找表，在相同ROM容量的情况下，压缩后相当于把512点查找表扩展为2048点，过采样的引入提高了DDS输出谱的纯度。

其次，采用了相位随机抖动技术，引入了M序列作为DDS采样输出的相位随机抖动，这个方法把原来的均匀查表抽样变成为伪随机非均匀抽样，使得DDS输出谱的杂散分量白化，同样使输出频谱纯度得到提高。

本文最后用频谱分析仪做了相关实验测试，在实验上验证了设计思想。

关键词：DDS FPGA VHDL M序列频谱The realization of DDS with VHDL and its high pure spectrumresearchAbstract；The frequency synthesis technology has the important status in the modernelectronic technology. In equipment such as correspondence, radar and navigation, it may work as the unwanted signal generator; In the test facility, may work as the standard signal source, therefore the frequency synthesizer is called by the people as "the heart" of many electronic systems .DDS——Digital Direct Frequency Synthesis technology is one brand-new frequency synthetic method, is a frequency synthesis technology revolution. This paper analyzes the basic principle of DDS and its output frequency spectrum characteristic, and realizes it with VHDL language on FPGA. In regard to the output frequency spectrum of DDS, a shortcoming is: The output spurious is bigger. In view of this shortcoming this article uses two methods to solve. First compress the ROM search table, in the same capacity of ROM, it is equal to expand 512 searches tables to 2,048 after the compression, the introduction of over sampling enhance the spectrum purity of DDS output. Then utilize the phase random dither technology, use the M sequence as the phase random dither of the DDS sampling output .this method causes evenly look up table sampling turn to for pseudo-random non- even sampling, it make the output spurious component of DDS change to white noise, similarly enhance purity of the output frequency spectrum to This article finally used the spectrum analyzer to do the correlation experiment test, has confirmed the design thought at the experiment.Key words:Digital Direct Frequency Synthesis FPGA VHDL M sequenceSpectrum目录一、频率合成技术概述及DDS性能特点 (3)（一）频率合成技术概述 (3)（二）DDS特点 (4)二、DDS基本原理 (5)（一）波形存储器基本原理 (5)（二）DDS基本原理 (5)（三）DDS设计中的参数选择 (7)（四）小结 (7)三、DDS的VHDL语言实现 (8)（一）EDA技术与VHDL语言 (8)（二）DDS的FPGA实现方法 (9)（三）开发平台 (9)（四）基本DDS的VHDL实现与仿真 (9)四、提高输出频谱纯度的方法与实验验证 (13)（一）DDS的频谱纯度提高方法简述 (13)（二）相位随机抖动原理与VHDL实现 (14)（三）频谱纯度提高的实验验证 (19)五、程序下载及硬件调试 (19)（一）FPGA的配置和下载 (19)（二）调试与程序固化 (20)六、结束语 (20)七、致谢 (21)参考文献 (21)附录 (22)（一）各组成模块的VHDL程序 (22)基于FPGA的DDS正弦波信号源设计一、频率合成技术概述及DDS性能特点（一）频率合成技术概述频率合成是指由一个或多个频率稳定度和精确度很高的参考信号源通过频率域的线形运算，产生具有同样稳定度和精确度的大量离散频率的过程。

基于FPGA和DDS的信号源设计

基于FPGA和DDS的信号源设计

基于FPGA和DDS的信号源设计1 引言直接数字频率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽样定理理论和现代器件生产技术发展的一种新的频率合成技术。

与第二代基于锁相环频率合成技术相比，DDS 具有频率切换时间短、频率分辨率高、相位可连续变化和输出波形灵活等优点，因此，广泛应用于教学科研、通信、雷达、自动控制和电子测量等领域。

该技术的常用方法是利用性能优良的DDS 专用器件，“搭积木”式设计电路，这种“搭积木”式设计电路方法虽然直观，但DDS专用器件价格较贵，输出波形单一，使用受到一定限制，特别不适合于输出波形多样化的应用场合。

随着高速可编程逻辑器件FPGA 的发展，电子工程师可根据实际需求，在单一FPGA 上开发出性能优良的具有任意波形的DDS 系统，极大限度地简化设计过程并提高效率。

本文在讨论DDS 的基础上，介绍利用FPGA 设计的基于DDS 的信号发生器。

2 DDS 技术工作原理DDS 是一种从相位概念出发直接合成所需波形的数字频率合成技术，主要通过查波形表实现。

由奈奎斯特抽样定理理论可知，当抽样频率大于被抽样信号的最高频率2 倍时，通过抽样得到的数字信号可通过一个低通滤波器还原成原来的信号。

DDS 信号发生器，主要由相位累加器、相位寄存器、波形存储器、D／A 转换器和模拟低通滤波器组成如图1 所示。

fR 为参考时钟，K 为输入频率控制字，其值与输出频率相对应，因此，控制输入控制字K，就能有效控制输出频率值。

通常情况下，K 值由控制器写入。

由图1 可知，在参考时钟fR 的控制下，频率控制字K 与相位寄存器的输出反馈在相位累加器中完成加运算，并把计算结果寄存于相位寄存器，作为下一次加运算的一个输入值。

相位累加器输出高位数据作为波形存储器的相位抽样。

基于FPGA的DDS信号发生器设计分析

基于FPGA的DDS信号发生器设计分析

基于FPGA的DDS信号发生器设计分析摘要：随着现代电子技术的飞速发展，直接数字频率合成DDS 技术逐渐被广泛使用，DDS 是目前数据调度常用的数据分发技术，此技术能够有效结合数据服务质量要求，完成数据分发操作。

为此提出基于FPGA的DDS信号发生器设计，以提升信号发生器精度效果。

关键词：FPGA；DDS；信号发生器；设计；1 DDS数据分发模型设计网络层云服务器采用的DDS数据分发模型结构如图1所示。

DDS数据分发模型中，将数据库云平台中的数据发送端看作为发布者，数据写入者为数据采集端，而订阅者与读入者即为云平台中的数据接收端。

DDS数据分发模型的身份主要是通信数据库云平台中，通信网络的中间件，此模型能够为通信数据库云平台提供通信数据分发服务，让通信数据可以快速分发传输，从而避免出现数据拥塞问题。

图 1 基于 DDS 的通信数据库云平台2系统硬件设计2.1硬件整体方案函数信号发生器的硬件系统主要包括MCU控制电路，FPGA构成的DDS发生器、DAC转换和低通滤波电路，及一些用于输入输出的器件等。

按键输入和LCD输出显示主要由MCU负责控制，MCU然后将输入的信号运算处理后发送给FPGA，FPGA根据输入的各种参数在ROM表中寻址，同时输出对应控制的波形、频率和幅度的数字信号，最后经过DA转换为对应的模拟电压信号，在经过一个低通滤波器使得模拟电压信号变得平滑。

2.2硬件模块电路系统的硬件电路主要分为两个部分，一是系统主控电路，二是DDS信号发生器电路。

系统主控电路包括以STM32F103C8T6为主控的最小系统板、四路用户按键输入、OLED显示屏输出（SPI）、UART通信连接上位机、硬件SPI连接FPGA负责信号数据传输。

DDS信号发生器电路，其中的FPGA模块的核心芯片为LatticeLCMXO2-4000HC-4MG132，其模块上内置8路输出LED指示灯、4路按键输入、4路拨码输入和两位数码管输出灯资源。

基于FPGA的DDS信号发生器设计【开题报告】

基于FPGA的DDS信号发生器设计【开题报告】

毕业设计开题报告电子信息科学与技术基于FPGA的DDS信号发生器设计一、选题的背景与意义1971年，美国学者J.Tierney等人撰写的"A Digital Frequency Synthesizer"一文首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新合成原理。

限于当时的技术和器件生产，它的性能指标无法与已有的技术相比，故未受到重视。

之后的一年间，微电子技术有了飞速的发展，直接数字频率合成器（即DDS）也得到了迅速的发展。

一些传统的信号波形产生方法，如RC和LC振荡器或单片模拟集成函数发生器，尽管它们的电路实现比较简单，但产生的信号波形频率精度和稳定度并不是很理想，而使用锁相环技术，频率精度有了很大的提高，但工艺相对比较复杂，分辨率也不高，频率变换和实现计算机程序控制也不方便。

而这种DDS技术将先进的数字信号处理理论与方法引入信号合成领域，实现了合成信号的频率转换和频率准确度之间的统一。

它具有相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、输出波形灵活、可编程、全数字化、控制灵活、体积小、易于集成、功耗低等优越的性能特点，击败其他频率合成技术脱颖而出，成为了现代频率合成技术的佼佼者。

现如今性能优良的DDS产品不断推出，它们集可编程DDS系统、高性能DAC及高速比较器等于一身，能实现多种功能，被广泛应用于跳频通信、雷达、导航、电子侦察、干扰和反干扰等电子技术领域，具有极高的研究价值。

二、研究的基本内容与拟解决的主要问题：研究的基本内容：DDS信号发生器由参考时钟、相位累加器（累加器、相位寄存器）、波形存储器（波形查找表）、D／A转换器和模拟低通滤波器组成。

（1）参考时钟参考时钟是电路的工作时钟由开发板上的晶振（约50MHz）提供。

（2）相位累加器DDS系统的核心部分为相位累加器，其主要负责DDS实现原理中的相位累加功能的完成。

如果累加器的位数大，这样才能使DDS的优越性充分发挥出来，通常DDS的输出频率可由频率控制字K控制，其设定可根据需要进行。