EDA实验报告：十进制计数器

南京工程学院自动化学院实验报告课程名称电子设计自动化EDA技术实验项目名称10进制计数器设计实验学生班级实验学生姓名同组学生姓名实验时间实验地点实验成绩评定指导教师签字年月日24其中D 表示输入初始计数值，Sta 为计数开始，Q 表示当前计数值；LD 表示预制计数值，LD 为“0”，初始计数值打入器件；UD 表示计数方向，UD 为‘0’，计数器加计数，UD 为‘1’，计数器减计数；C 表示器件工作态，C 为‘0’，表示计数器正在计数；C 为‘1’，表示计数器计数结束；CP 为计数脉冲。

四、实验方案设计、实验方法 1. 实验方案10进制计数器的VHDL 描述有多种方法，设计过程中可以采用计数脉冲CP 作为敏感量，CP 的每个上升沿，计数值Q 加‘1’或减‘1’，加到‘9’后回‘0’或减到‘0’后回‘9’，语句可采用case …when 、with …select 、if …then 以及加减运算等多种结构实现。

也可以首先设计基本的触发器、锁存器等元件，而后通过元件的互联实现。

本实验中根据真值表用if-then 结构实现10进制计数器 2. 实验方法首先根据前文所述，对照真值表的列出的不同输入逻辑状态，分情况依次输出于输入的对应关系，而后编译综合，由开发系统自行实现电路功能。

五、实验步骤1. 设计输入 利用FILE\New 菜单输入VHDL 源程序，创建源文件D0 D1 D2 D3 CP Sta LD UDQ0 Q1 Q2 Q3 C62. 器件及管脚逻分配图管脚分配情况如图，所选器件为EPM7032AELCC44-43. 仿真波形10进制计数器的仿真波形如下图，从波形可以得出，输入输出满足前文真值表，设计电路功能达到设计要求4. 时序分析图上述时间分析可以得到，输出信号存在3ns的时间延迟，它主要与器件速度、表达逻辑的合理性有关，选用速度更高器件、优化设计可以使该值降低。

8。

2.1 十进制计数器流程2.11 建立工作库文件夹和编辑设计文件任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。

此文件夹将被EDA软件默认为工作库（Work Library）。

一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。

在建立了文件夹后就可以将设计文件通过Quartus II的文本编辑器编辑并存盘，步骤如下：（1）新建一个文件夹。

这里假设本项设计的文件夹取名为CNT10B，在D盘中，路径为d:\cnt10b 。

注意，文件夹名不能用中文，也最好不要用数字。

（2）输入源程序。

打开QuartusII，选择菜单File→New。

在New窗口中的Device Design Files中选择编译文件的语言类型，这里选择“VHDL File”（如图2-1所示）。

然后在VHDL 文本编译窗中输入(键入)例3-22所示的VHDL示例程序。

图2-1 选择编辑文件的语言类型《示例程序和实验指导课件位置》：\EDA_BOOK3_FOR_1C6\chpt4\EXPT53_cnt10\工程cnt10【例3-22】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿IF EN = '1' THEN --检测是否允许计数（同步使能）IF CQI < 9 THEN CQI := CQI + 1; --允许计数, 检测是否小于9 ELSE CQI := (OTHERS =>'0'); --大于9，计数值清零END IF;END IF;END IF;IF CQI = 9 THEN COUT <= '1'; --计数大于9，输出进位信号ELSE COUT <= '0';END IF;CQ <= CQI; --将计数值向端口输出END PROCESS;（3）文件存盘。

物理与电气工程学院课程设计报告十进制计数器设计一、实验任务熟悉QuartusⅡ的Verilog HDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。

EDA的设计流程为原理图/HDL文本编辑、逻辑综合、FPGA/CPLD适配、FPGA/CPLD编程下载。

EDA的设计所用的软件是Quartus II 软件，Quartus II 软件可以用图形输入、VHDL文本输入的方法输入，之后进行时序仿真，EDA设计流程的最后一步是将程序下载到开发板上，进行硬件测试。

二、实验原理根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。

这3个信号可以由一个测频控制信号发生器产生，即图6-24中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。

当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。

在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。

设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。

锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。

按规定编写程序如下：module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA);input CLK,EN,RST,LOAD;input [3:0] DATA;output [3:0] DOUT;output COUT;reg [3:0] Q1 ; reg COUT ;assign DOUT = Q1;always @(posedge CLK or negedge RST) beginif (!RST) Q1 <= 0;else if (EN) beginif (!LOAD) Q1 <= DATA;else if (Q1<9) Q1 <= Q1+1;else Q1 <= 4'b0000; endendalways @(Q1)if (Q1==4'h9) COUT = 1'b1;else COUT = 1'b0;endmodule编写Verilog程序描述一个电路，实现以下功能：设计带有异步复位、同步计数使能和可预置型的十进制计数器。

十进制计数器的E D A设计(总4页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--十进制计数器的EDA设计一、实验目的1．掌握十进制计数器的基本原理及设计方法。

2．掌握七段译码器电路的设计方法。

3. 掌握Maxpuls软件的应用。

二、实验原理实验原理图如下图1实验电路结构如图1所示。

主要由消抖电路、BCD码计数器和七段译码器构成，各部分电路介绍如下：本实验采用的BCD码计数电路由74160构成，74160 是十进制同步计数器（异步清除），在其功能表中，当LDN、ENT、ENP、CLRN四个输入端都接高电平时，对CLK输入脉冲上升沿进行计数，由QA-QD输出8421码。

具体电路如图3所示。

本实验采用的七段译码器电路由7447和外部共阴极数码管构成，7447七段译码器将BCD8421码译成数码管所需的七段数显码，真值表如表1所示。

具体电路如图3所示。

图3 开关防颤动电路开关防颤动电路图2 开关防颤动电路图3 BCD计数器和七段译码器表1 七段译码器真值表数据线输出线D C B A a b c d e f g00001111110 00010110000 00101101101 00111111001 010******** 010******** 01101011111 01111110000 10001111111 10011111011三、实验内容与步骤1．打开PC机界面MAX+plusⅡ软件，输入图4的电路图。

2．选菜单File\Project\Set Project to Current File，然后选菜单MAX+plusⅡ\complier编辑当前图形文件。

图4 10进制脉冲计数器3．用Byte Blaster下载缆线联结PC机并口和实验箱J1(JTAG)，打开实验箱电源开关。

选择菜单项MAX+plus II\Programmer，单击Program按钮，即开始下载程序。

EDA实验二　含异步清零和同步使能的十进制加减法计数器一、实验目的1．了解加减计数器的工作原理。

2．进一步熟悉QUARTUSII 软件的使用方法和VHDL 输入。

3．熟悉仿真时序设定。

二、实验设备1．PC机 一台；四、实验内容完成一个0~99计数器，有四个输入信号：复位reset、使能enable、时钟clk和加减选择sel，三路输出信号：计数值、进位和借位信号。

要求每来一个时钟信号，加或减1（sel=‘0’时执行加，sel=‘1’时执行减）；计数值为99时再加1，输出进位信号，并且计数值归零；计数值为0时再减1，输出借位信号，并且计数值变成99（即0~99循环计数）；复位信号reset有效时（低电平有效）计数值清0，使能信号enable有效时（高电平有效）计数器才进行工作，否则不进行累加或累减。

五、实验步骤1．打开QUARTUSII 软件，新建一个VHDL文件。

2．输入程序代码，点击保存时，系统会提示建立一个新的工程（Project），按照QUARTUSII的提示建立好工程；3．按照实验原理和自己的想法，在VHDL 编辑窗口调整完成VHDL 程序；4．对自己编写的VHDL 程序进行编译，对程序的错误进行修改；5．进行仿真，附录：电路实体定义可参照如下：ENTITY counter ISPORT( clk, reset, enable ,sel : IN STD_LOGIC; --定义时钟、异步复位、同步使能、选择信号cq : OUT STD_LOGIC_VECTOR(6 downto 0); --计数值c1out : OUT STD_LOGIC; --进位信号c2out : OUT STD_LOGIC --借位信号);END counter;VHDL程序代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter ISPORT( clk, reset, enable ,sel : IN STD_LOGIC; --定义时钟、异步复位、同步使能、选择信号cq : OUT STD_LOGIC_VECTOR(6 downto 0); --计数值c1out : OUT STD_LOGIC; --进位信号c2out : OUT STD_LOGIC --借位信号);END counter;ARCHITECTURE counter99 OF counter ISBEGINPROCESS(clk, reset, enable ,sel)VARIABLE cot :STD_LOGIC_VECTOR(6 downto 0);BEGINIF reset='0' THEN cot:=(OTHERS=>'0');ELSIF clk'EVENT AND clk ='1' THENIF enable='1' THENIF sel='0' THEN c2out<='0';IF cot<99 THEN cot:=cot+1;c1out<='0';ELSE cot:=(OTHERS=>'0');c1out<='1';END IF;ELSIF sel='1' THEN c1out<='0';IF cot>0 THEN cot:=cot-1;c2out<='0';ELSE cot:="1100011";c2out<='1';END IF;END IF;END IF;END IF;cq<=cot;END PROCESS; END counter99;仿真结果如下：。

⼗进制计数器EDA实验⼀：⼗进制计数器(2013-05-25 00:38:40)转载▼标签：杂谈实验⼀QuartusII的VHDL输⼊设计--- 应⽤QuartusII完成基本时序电路的设计姓名:李静学号:1023019857 ⽇期：2013-05-22（⼀）实验⽬的：熟悉QuartusⅡ的VHDL⽂本设计过程，学习简单时序电路的设计、仿真和测试。

(⼆)实验仪器：计算机⼀台，ALTERA公司Cyclone系列的EP1C3TC144芯⽚实验箱。

（三）实验原理：对于异步清零和同步加载与时钟使能的计数器：当时钟信号CLK、复位信号RST、时钟使能信号EN或加载信号LOAD中任⼀信号发⽣变化，都将启动进程。

此时如果RST为‘０’，将计数器清零，该操作独⽴于CLK，如果RST为‘１’，则看是否有时钟信号的上升沿，如果有且EN=‘１’，接下去是判断加载控制信号LOAD的电平，如果LOAD为低电平，则允许将输⼊⼝的四位加载数据置⼊计数器中，以便计数器在此基础上累计计数。

如果LOAD为⾼电平，则允许计数器计数；此时若数值⼩于９，计数器将进⾏正常计数，否则计数器清零。

但如果EN＝‘０’，则计数器保持原值不变。

（四）实验内容：设计含异步清零和同步加载与时钟使能的计数器(使⽤例3-20)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。

实验程序：【例3⼀20】：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,RST,EN,LOAD : IN STD_LOGIC;DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK, RST, EN,LOAD)VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINIF RST = '1' THEN Q:= (OTHERS =>'0') ; --计数器异步复位ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿IF EN = '1' THEN --检测是否允许计数（同步使能）IF LOAD = '0' THEN Q:= DATA;ELSE --由LOAD='0'装载新数据IF Q < 9 THEN Q:= Q + 1; --允许计数,检测是否⼩于9ELSE Q:= (OTHERS =>'0'); --⼤于9，计数值清零END IF;END IF;END IF;END IF;IF Q = "1001" THEN COUT <= '1'; --计数⼤于9，输出进位信号 ELSE COUT <= '0';END IF;DOUT <= Q; --将计数值向端⼝输出END PROCESS;END behav;实验内容Ⅱ：引脚锁定以及硬件下载测试。

实验报告课程名称：EDA技术与FPGA应用设计课设题目：2位十进制计数器实验地点：信息学院楼CPLD实验室专业班级：学号：学生姓名：指导教师：张文爱2016年4月1日实验二2位十进制计数器一、实验目的1．熟悉ispDesignEXPERT System、QuartusII的原理图设计流程的全过程。

2．学习简单时序电路的设计方法。

3．学习EDA设计的仿真和硬件测试方法。

二、实验原理2位十进制计数器参考原理图如图1所示，也可以采用其他元件实现。

图1.用74LS390设计一个有时钟使能的2位十进制计数器三、实验任务（1）设计2位十进制计数器电路。

（2）在EDA环境中输入原理图。

（3）对计数器进行仿真分析、引脚锁定、硬件测试。

四、实验步骤1、设计电路原理图设计含有时钟使能及进位扩展输出的十进制计数器。

可以选用双十进制计数器74LS390或者十进制计数器74LS160和其他一些辅助元件来完成。

2、计数器电路的实现。

绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。

若将一根细线变成一粗线显示的总线，可以先单机使其变红，再选Option选项中的Line Style；若在某线上加信号标号，也应该点击该线某处使其变成红色，然后键入标号名称，标有相同标号的线段可视为连接线段，不必直接连接。

总线可以以标号方式进行连接。

3、编程测试。

五、实验结果图2.用74LS390设计一个有时钟使能的2位十进制计数器六、实验感想通过本次实验学会了简单时序电路的设计方法。

学会了使用QuartusII软件调用元器件库进行原理图设计的方法和设计流程。

这次实验让我学会了用FPGA设计电路并且学会了FPGA的设计过程和实现方法。

提高了动手能力，加深了对所学知识的理解。

这次EDA实验，提高了动手能力，加深了对所学知识的理解。

南京工程学院自动化学院实验报告课程名称电子设计自动化EDA技术实验项目名称10进制计数器设计实验学生班级实验学生姓名同组学生姓名实验时间实验地点实验成绩评定指导教师签字年月日其中D 表示输入初始计数值，Sta 为计数开始，Q 表示当前计数值；LD 表示预制计数值，LD 为“0”，初始计数值打入器件；UD 表示计数方向，UD 为‘0’，计数器加计数，UD 为‘1’，计数器减计数；C 表示器件工作态，C 为‘0’，表示计数器正在计数；C 为‘1’，表示计数器计数结束；CP 为计数脉冲。

四、实验方案设计、实验方法 1. 实验方案10进制计数器的VHDL 描述有多种方法，设计过程中可以采用计数脉冲CP 作为敏感量，CP 的每个上升沿，计数值Q 加‘1’或减‘1’，加到‘9’后回‘0’或减到‘0’后回‘9’，语句可采用case …when 、with …select 、if …then 以及加减运算等多种结构实现。

也可以首先设计基本的触发器、锁存器等元件，而后通过元件的互联实现。

本实验中根据真值表用if-then 结构实现10进制计数器 2. 实验方法首先根据前文所述，对照真值表的列出的不同输入逻辑状态，分情况依次输出于输入的对应关系，而后编译综合，由开发系统自行实现电路功能。

五、实验步骤1. 设计输入 利用FILE\New 菜单输入VHDL 源程序，创建源文件D0 D1 D2 D3 CP Sta LD UDQ0 Q1 Q2 Q3 C2. 器件及管脚逻分配图管脚分配情况如图，所选器件为EPM7032AELCC44-43. 仿真波形10进制计数器的仿真波形如下图，从波形可以得出，输入输出满足前文真值表，设计电路功能达到设计要求4. 时序分析图上述时间分析可以得到，输出信号存在3ns的时间延迟，它主要与器件速度、表达逻辑的合理性有关，选用速度更高器件、优化设计可以使该值降低。

计数器一、实验目的1、设计一个带使能输入、进位输出及同步清0的增1十进制计数器2、设计一个带计数使能、同步清0、同步加载的4位计数器3、设计一个带使能、同步清0控制和进位输出的增14位二进制计数器，计数结果由一位7段码管显示。

4、设计一个带使能和同步清0控制的增1减18位二进制计数器，计数结果由7段数码管显示。

二、实验内容1、带使能、同步清0控制和进位输出的增14位二进制计数器VHDL源代码library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity counter2 isPort ( clk : in STD_LOGIC;clr : in STD_LOGIC;en : in STD_LOGIC;co : out STD_LOGIC;y : out STD_LOGIC_VECTOR (6 downto 0));end counter2;architecture Behavioral of counter2 issignal cnt:STD_LOGIC_VECTOR(3 downto 0);signal led:STD_LOGIC_VECTOR(6 downto 0);beginprocess(clk)beginif(clk'event and clk='1')thenif clr='1' thencnt<=(others=>'0');elsif en='1' thenif cnt="1111" thencnt<="0000";elsecnt<=cnt+'1';end if;end if;end if;end process;co<='1' when cnt="1111" else '0';y<=not led;with cnt selectled<="1111001"when"0001","0100100"when"0010","0110000"when"0011","0011001"when"0100","0010010"when"0101","0000010"when"0110","1111000"when"0111","0000000"when"1000","0010000"when"1001","0001000"when"1010","0000011"when"1011","1000110"when"1100","0100001"when"1101","0000110"when"1110","0001110"when"1111","1000000"when others;end Behavioral;激励文件源代码LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.all;USE ieee.numeric_std.ALL;ENTITY counter_2_tbw_vhd ISEND counter_2_tbw_vhd;ARCHITECTURE behavior OF counter_2_tbw_vhd IS-- Component Declaration for the Unit Under Test (UUT) COMPONENT counter2PORT(clk : IN std_logic;clr : IN std_logic;en : IN std_logic;co : OUT std_logic;y : OUT std_logic_vector(6 downto 0));END COMPONENT;--InputsSIGNAL clk : std_logic := '0';SIGNAL clr : std_logic := '0';SIGNAL en : std_logic := '0';--OutputsSIGNAL co : std_logic;SIGNAL y : std_logic_vector(6 downto 0);BEGIN-- Instantiate the Unit Under Test (UUT)uut: counter2 PORT MAP(clk => clk,clr => clr,en => en,co => co,y => y);clk<=not clk after 20 ns;tb : PROCESSBEGINclr<='1','0' after 30 ns;en<='0','1' after 20 ns;-- Wait 100 ns for global reset to finish--wait for 100 ns;-- Place stimulus herewait; -- will wait foreverEND PROCESS;END;功能仿真时序仿真管脚设置NET "clk" LOC = "E10" ;NET "clr" LOC = "L13" ;NET "co" LOC = "F12" ;NET "en" LOC = "L14" ;NET "y<0>" LOC = "B4" ;NET "y<1>" LOC = "A4" ;NET "y<2>" LOC = "D5" ;NET "y<3>" LOC = "C5" ;NET "y<4>" LOC = "A6" ;NET "y<5>" LOC = "B6" ;NET "y<6>" LOC = "E7" ;实验现象七段数码管显示0、1、2、3、4、5、6、7、8、9、A、b、C、d、E、F，每次循环完成co所接led灯亮一下，表示进位。

实验六十进制计数器的ModelSim仿真一、实验目的学习采用Verilog HDL设计十进制计数器，并进行仿真。

二、实验条件1、PC机一台。

2、开发软件：Q uartusII 。

3、实验设备：GW48-CK EDA实验开发系统。

4、选用芯片：ACEX系列EP1K30TC144-3。

三、实验步骤在工程中使用的设计文件、其他源文件、用户库和EDA工具，以及目标器件系列和具体器件等。

（1）打开建立新工程管理窗。

选择菜单File→New Preject Wizard命令，即弹出“工程设置”对话框（图2-2）。

建立新的工程。

选择ACEX系列EP1K30TC144-3芯片图2-2 利用“New Preject Wizard”创建工程cnt10（2）建立完工程之后，File-----new-----Verilog HDL File ------点击OK。

输入源程序。

编译。

（3）建立波形文件File-----new----- Vector Waveform File ------点击OK建立文件步骤跟三人表决器步骤一样。

设立时钟时iclk时右击鼠标找到Value----CLOCK.在End time 中设置1usrst_n设置波形点击start simulation查看波形。

四引脚设置和下载为了能对此计数器进行硬件测试，应将其输入输出信号锁定在芯片确定的引脚上，编译后下载。

（1）选择Tools菜单中的Assignments项，即进入如图2-23所示的Assignment Editor 编辑器窗。

直接单击右上侧的Pin按钮。

（通过查阅附录有关”芯片引脚对照表”，图2-22 GW48实验系统模式5实验电路图图2-23 Assignment Editor编辑器图2-24 已将所有引脚锁定完毕（4）最后存储这些引脚锁定的信息后，必须再编译（启动Start Compilation）一次，才能将引脚锁定信息编译进编程下载文件中。

eda实验报告十进制计数器设计流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。

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1 / 3 实验报告 实验五：计数器一．实验目的：一．实验目的：进一步学习层次设计法设计电路进一步学习层次设计法设计电路进一步学习混合原理图及程序法设计法进一步学习混合原理图及程序法设计法二．实验内容二．实验内容设计位十进制计数器设计位十进制计数器要求用时钟源做计计数时钟输入，计数结果用实验板上个数码管显示要求用时钟源做计计数时钟输入，计数结果用实验板上个数码管显示计数器要求有清零端（，用控制）和使能端（，用控制），都是高电平有效，用实验板，设置板，设置 三．实验现象三．实验现象数码依次按十进制增计数。

上拨则清零，下拨停止计数。

改变的频率可以观看计数快慢。

慢。

四．连线与跳线四．连线与跳线数码显示数据、控制及频率源的脚对应关系见实验一数码显示数据、控制及频率源的脚对应关系见实验一，与芯片脚对应关系：，与芯片脚对应关系：， 最高位计数器进位输出可自行设计，可以引出，也可以不引出最高位计数器进位输出可自行设计，可以引出，也可以不引出五．实验内容和步骤（整个设计采用层次法，包括以下文件）五．实验内容和步骤（整个设计采用层次法，包括以下文件）1. （产生三个译码器的输入信号，以控制哪个数码管工作）；2.(选多路复用电路，用于顺序输入位数码管的显示数据)； 3. （数据与段数码管显示转换电路）；4.(十进制计数器程序)； 5. 形成顶层图形文件：六．思考题（扩展以上方法实现时钟）六．思考题（扩展以上方法实现时钟）6.6.首先修改，使得只有六个灯循环（最左两盏表示、正中间两盏表示、最右两盏表示）：7.7. (六进制计数器程序六进制计数器程序六进制计数器程序))： 8.8. (二十四进制计数器程序，是用十六进制显示部分的二十四进制计数器程序，是用十六进制显示部分的二十四进制计数器程序，是用十六进制显示部分的))：9. 形成顶层图形文件：七．实验心得：七．实验心得：好好作图，用手可以勾画出神奇的硬件世界；好好作图，用手可以勾画出神奇的硬件世界；进一步熟悉了混合原理图以及程序法设计，又学到了好东西。

竭诚为您提供优质文档/双击可除eda10进制计数器实验报告篇一：eda作业答案简述用QuartusⅡ开发数字系统的过程1逻辑设计。

首先要使用数字电路的基本设计方法设计数字系统，组合逻辑用组合逻辑的设计方法，时序逻辑用时序逻辑的设计方法。

设计完成后，使用硬件描述语言（Verilog或VhDL）输入QuartusII进行综合。

2.仿真验证阶段。

编译无误后，使用调试工具（QuartusII自带的向量波形文件或modelsim）对综合生成的结果进行仿真。

首先进行功能仿真（Functionalsimulation）以验证逻辑是否正确。

功能仿真无误后，进行时序仿真（Timingsimulation）验证电路功能是否正常。

3.下载调试阶段。

时序仿真结果无误后，将生成的电路下载进入对应的FpgA或cpLD芯片中，进行管脚分配，所有工作完成后进行调试，若调试有误，则查找原因返回步骤1或步骤2修改设计；若调试无误则数字系统设计完成FpgA与cpLD在硬件结构上的区别?FpgA与cpLD的区别系统的比较,与大家共享：尽管FpgA和cpLD都是可编程AsIc器件,有很多共同特点,但由于cpLD和FpgA结构上的差异,具有各自的特点:①cpLD更适合完成各种算法和组合逻辑,FpgA更适合于完成时序逻辑。

换句话说,FpgA更适合于触发器丰富的结构,而cpLD更适合于触发器有限而乘积项丰富的结构。

②cpLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而FpgA的分段式布线结构决定了其延迟的不可预测性。

③在编程上FpgA比cpLD具有更大的灵活性。

cpLD通过修改具有固定内连电路的逻辑功能来编程,FpgA主要通过改变内部连线的布线来编程;FpgA可在逻辑门下编程,而cpLD是在逻辑块下编程。

④FpgA的集成度比cpLD高,具有更复杂的布线结构和逻辑实现。

⑤cpLD比FpgA使用起来更方便。

cpLD的编程采用e2pRom或FAsTFLAsh技术,无需外部存储器芯片,使用简单。

十进制计数器实验报告十进制计数器实验报告引言：计数器是数字电路中常见的一种电子元件，用于计数和记录输入脉冲的次数。

在数字系统中，常用的计数器有二进制计数器和十进制计数器。

本实验旨在设计和实现一个十进制计数器，并通过实验验证其功能和性能。

一、实验目的本实验的主要目的是设计和实现一个十进制计数器，通过实验验证其功能和性能。

具体目标包括：1. 理解和掌握十进制计数器的工作原理；2. 学习使用逻辑门电路和触发器实现计数器；3. 验证计数器的计数功能和稳定性。

二、实验原理1. 十进制计数器的工作原理十进制计数器是一种能够在十进制数系统中进行计数的电子装置。

它通常由多个触发器和逻辑门组成，每个触发器负责计数一个十进制位。

当触发器的输出达到最大值时，会发出一个进位信号，使下一位触发器计数加1。

通过这种方式，十进制计数器能够实现从0到9的循环计数。

2. 实验所用材料和器件本实验所用的材料和器件包括：- 逻辑门电路芯片（如74LS08、74LS32等）- 触发器芯片（如74LS74）- 电路连接线- 电源供应器- 示波器三、实验步骤1. 搭建十进制计数器电路按照实验原理中所述的十进制计数器的工作原理，搭建一个十进制计数器电路。

根据实验所用的材料和器件，选择逻辑门电路芯片和触发器芯片，将它们按照正确的连接方式连接起来。

确保连接的准确性和稳定性。

2. 进行计数器功能测试将电源供应器连接到电路上，给予适当的电压和电流。

使用示波器观察计数器的输出波形，并记录下每个触发器的计数值。

通过观察波形和计数值，验证计数器的计数功能是否正常。

3. 进行计数器稳定性测试在计数器正常计数的情况下，观察计数器的稳定性。

持续观察一段时间，记录下计数器的计数值是否保持稳定。

如果计数器的计数值在一段时间内保持不变，则说明计数器具有较好的稳定性。

四、实验结果与分析根据实验步骤所述，我们搭建了一个十进制计数器电路，并进行了功能测试和稳定性测试。

实验结果显示，计数器的计数功能正常，能够从0到9循环计数。

eda10进制计数器实验报告1B计算机组成原理教学实验箱一台，排线若干。

2) PC机一台。

3、实验步骤与源程序l) 根据该模型机的指令系统，编写一段程序。

这里给出两个参考程序。

参考程序一：本程序从输入设备（数码开关）取入数据，保存在内存单元08，然后从08单元送到输出设备（LED数码管）进行显示。

然后程序停止（请实验者考虑：如何修改程序，使程序不断从输入设备取出数据，送到输出设备显示。

每次循环过程中，可以使输入设备数据改变，考察输出显示的结果。

）。

设计机器指令程序如下（机器码为十六进制数据）。

地址内容助记符说明00 00 IN；输入开关数据→R00120 STA [08H] ；R0→[08]02 08 ；地址03 30 OUT [08H] ；[08H] →BUS04 08 ；地址05 40 JMP [00H] ；00H→PC06 00 ；跳转地址参考程序二：本程序从输入设备（数码开关）读入数据，与0A单元的数据相加，然后送到输出设备（LED数码管）进行显示。

本程序不断地循环运行，在运行中可改变输入开关（INPUT）的值，观察输出显示的变化。

设计机器指令程序如下（机器码为十六进制数据）。

地址内容助记符说明00 00 IN；输入开关数据→R0，采集数据0110 ADD [0AH] ；R0＋[0AH]→R0，输入数据与指定数据相加02 0A ；地址0320 STA [0BH] ；R0→[0B]04 0B ；地址05 30 OUT [0BH] ；[0BH] →BUS，输出显示06 0B ；地址07 40 JMP [00H] ；00H→PC08 00 ；跳转地址0A 01 ；加数，可自定0B ；求和结果保存在0B单元2) 按图1连接实验线路。

3) 写程序：对于本实验箱可以用两种方法来写入程序。

方法一：手动写入（1）先将机器指令对应的微代码正确地写入2816中，由于在实验1.6微程序控制器的组成与微程序设计实验中已将微代码写入E2PR0M芯片中，对照表2—2校验正确后就可使用。